用verilog语言编写交通灯程序文档格式.docx

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1

IDLE

S1

S2

S3

S4

根据实验要求画出控制器的状态转移图如下：

三、代码

1、源代码

（1）控制器模块

moduletraffic_lights（clk,rst,count,ew,sn）;

inputclk,rst;

input[5:

0]count;

output[2:

0]ew,sn;

reg[2:

reg[3:

0]state;

parameterIdle=3'

b000,s1=3'

b001,s2=3'

b010,s3=3'

b011,s4=3'

b100;

always@（posedgeclk）

if（!

rst）

begin

state<

=Idle;

end

else

casex（state）

Idle:

if（rst）

=s1;

s1:

if（count=='

d25）

=s2;

s2:

d30）

=s3;

s3:

d55）

=s4;

s4:

d60）

endcase

begin

rst）

ew<

=3'

sn<

b001;

d25）

b010;

d55）

default:

end

endmodule

（2）计数器模块

modulecounter（en,clk,rst,out）;

output[5:

0]out;

inputen,clk,rst;

reg[5:

0]out;

always@（posedgeclkornegedgerst）

out<

='

d0;

elseif（!

en&

&

out<

'

=out+1;

else

d1;

（3）将控制器与计数器进行连接

moduletraffic_lights_top（out,clk,rst,en,ew,sn）;

inputclk,rst,en;

wire[5:

traffic_lightsu1（

.clk（clk）,

.rst（rst）,

.count（out）,

.ew（ew）,

.sn（sn）

）;

counteru2（

.en（en）,

.out（out）

2、激励

`timescale1ns/100ps

moduletraffic_lights_tb;

regclk,rst,en;

wire[2:

traffic_lights_topm（

.clk（clk）,

.rst（rst）,

.en（en）,

.ew（ew）,

.sn（sn）,

.out（out）

always

#5clk=~clk;

initial

en<

=1;

begin

clk<

en<

=0;

rst<

#5rst<

四、仿真波形

（图一）

（图二）

五、波形说明

波形图中，从上至下依次为：

时钟信号clk、复位信号rst、计数器使能端en、东西方向上灯的状态ew、南北方向上灯的状态sn、计数器的输出out。

该程序实现的功能是在一个十字路口的交通灯的轮流交替变换：

状态

方向

灯的状态

0——25

25——30

30——55

55——60

东西方向ew

红

绿

黄

南北方向sn

图一可以完整的看到60个时间单位内两个方向上灯交替的状况

图二可以清楚的看到在时间从0——30过程中灯的跳变时间和结果。

五、实验过程中遇到的问题及解决方法

1、在实验过程中得到的波形图跟我设计的时间间隔不一致，仔细检查过后发现是因为控制器和计数器没有很好的连接在一起，导致灯的跳变跟计数器的控制脱离了，修改之后得到时间间隔比例跟设计一致的波形。

2、在检查波形的过程中发现计数器实现的不是模60，而是模64，将计数器程序中的选择条件从if（!

en）改为if（!

’d60）之后得到了自己想要的计数器。

六、实验心得

刚开始，程序调试过程中始终都有些莫名其妙的错误，自己只能凭着自己的理解和单纯靠一些感觉去修改。

有时候越改错误越多，到后来程序显示没有错误了，但是仿真却无法执行，一长串的警告看的我有点崩溃。

静下心来后从头开始分析每一句的程序，最后发现其实只是一个很小的失误。