Cadence 视频学习笔记Word格式.docx
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outofdateshapes这个若报错可能无法光绘
Display:
DRC尺寸
鼠线连接方式
Setup–Grids电气层与非电气层Grid间距设置
生成网表：
NetlistFiles在allegro中
导入网表：
File–Import–logicDesignEntryCIS
Importdirectory:
选择网表路径
若导入后修改了原理图，需要重新导入，在orcad中生成网表页中选择导入和导出地址，勾选
“Don’topenboardfile”
手工摆放元件：
Place–Manually
Selectionfilters器件选择过滤器
AdvancedSettings中选择Library后，在PlacementList中选Packagesymbols，能看到器件的Package
器件镜像：
Edit–Mirror
器件旋转：
Edit–Move-右键–Rotate
旋转角度在Place–Manually中设置器件旋转放置在Setup–DrawingOptions–Symbol中设置
使用原理图进行交互式摆放
OrCAD中Options-Preferences-Miscellaneous选中EnableIntertoolCommunication
然后PCBEdit中Place-Placement（cmd处于placemanual下）
在OrCAD中选中要的元件，右键选择PCBeditselection
按原理图页面进行摆放
OrCAD中Edit–Browse–Parts选中所有零件，Edit-点New-，Name:
page1（新增属性）
重新创建网表PCBEdit中–点Setupedit在记事本本件中PAGE=YES（激活了新属性）
必须选allowuserdefinedProperties
PCBEdit中，重新导入网表，选中createuser-definedproperties
导入后选择Place–Quickplace选Placebyproperty/value中的新属性，edge和boardside都是摆放的位置
在PCBEdit中按room摆放：
导入网表后，Edit–Properties后，在Findbyname中选择Comp（orPin）点more,选中要放的元件，点apply，
在下拉列表中找到Room，然后给Value赋值。
在setup–outline–Roomoutline选creat，room_type（hard摆在里面）,DrawRectangle画框
然后Place–quickplace选Placebyroom
在OrCAD中按room摆放：
在Orcad中选中器件，右键PropertyEditor，选Cadence-Allegro，右键设置属性，重新生成网表
PCB中导入网表创建，roomoutline,同上，例：
设置Both。
按room放置，同上，此时，Boardside中可选。
快速布局
Place–Quickplac-Placeallcomponents即可。
Display–BlankRats（不显示鼠线）
自动定位器件——在右侧find中选择Symbols，在下输入位号，移动鼠标即可
电容放置：
电源由大到小靠近芯片摆放
约束规则设置
Setup–Constraints
Standarddesignrules–setupstandardvalues全局线、焊盘的距离，包含下面的扩展设置
Extendeddesignrules–spacingrule（间距规则）和Physicalruleset
具体设置
Physicalruleset–Physicalproperty默认设置，其中Maxnecklength颈状线
-Vialistproperty默认过孔设置
对其中网络设置：
Physicalruleset中第三排ADD一个网络，并在Physicalproperty中设置好值（含过孔），
然后EditProperty,选net并添加，点more,选网络赋予属性，再回到assignmenttable-
将属性赋予约束（spacingrule和Physicalrule）
设置电源线宽20mil，Physicalruleset，AddLW_20MIL，设置值，然后EditProperty,选net并添加相应网络，
时钟线宽线距设置：
间距规则在SpacingruleSet设置
区域约束设置规则：
设置完线的规则后，在某些区域无法满足布线，即设置约束区域
Constraintareas选择AreasrequireaTYPEproperty,点Add,右侧cmd显示shape，画一个shape,
点一下Attachproperty,shapes按妞，再点一下shape的线，选择Net_spacing_type和Net_physical_type,各输入
一个值，再在Spacingrulesset-Setvalues中Add一组值，并在Spacingrulesset–Assignmenttable中选择刚才
设的那组值即可（Physicalrulesset也同样设置）
作用：
在固定区域添加shape（DSP等），将shape内的属性与外部的属性区别开
设置拓扑约束
Setup–Electricalconstraintspreadsheet
线长约束设置
布线前准备
颜色设置：
电源和地的颜色显示——Edit-property（find–net–more）把电源和地网络选出
选中Ratsnet_Schedule-Value设置成PowerandGround
高亮显示：
Display–Highlight（Options）-在图上点击网络，可用颜色分别区分网络
BGA扇出：
Route–Fanoutbypick（Find中选Comp,再选器件），即可。
在此状态下，右键setup
方向：
in和out（默认）,过孔方向:
inside和outside（BGA的Outline内或外）,
扇出栅格点-current（自动布线器的栅格–Route-RouteAutomatic–Routesetup）
布线时：
Connect:
Linelock（line线，arc圆弧）
Bubble:
走线遇到障碍Hugonly：
抱紧元件；
Hugpreferred：
推挤
Gridless:
不用附在栅格点上
Snaptoconnectpoint：
连线在焊盘中间
群组走线：
Connect–tempGroup选中群组的线后右键done
单独选择线：
右键-singletracemode
布线实时信息显示
打开显示窗口：
Setup–Userpreferences–Etch-allegro_dynam_timing打开，布线时则会显示延迟信息
下一个allegro_dynam_timing_fixedpos打开,边上窗口显示
RDly相对延时，Dly延时，靠左侧表示小于约束值靠右侧显示表示超出约束规则最大值，数值为超出量
allegro_etch_length_on显示线长
差分对布线
打开约束管理器，选择差分对的线，右键creat-differentialpair，有一个名称已经创建好了，点Creat,
T形连接点
Setup–Drawingoption–RatT（Virtualpin）size=20mil，设置连接点大小
Slide命令下,Find下只选clintsegs,Option下选择Tswithsegments，T型连接点会跟随线段移动
不选Tswithsegments时，T型连接点不会移动
若Find中只选RatTs时，则只能移动T形连接点
蛇形走线
Route-delaytuneOption–Style选择走线方式Gap:
固定线边距
选择一根线，拉出一个方框即可
Centered：
以线为中心，对称蛇形走线，向两个方向伸展。
铺铜
Shape–多边形/矩形/圆形–选择ETCH（top）-Dynamiccopper–Assignnetname（选择电源或地）
在选中位置拉出铜皮即可
Shape–editboundary编辑铜皮边界，开始选中一下铜皮，
如果忘记给铜皮赋予网络名，Shape–selectshapeorvoid点击铜皮，再右键assignnet,再选择网络即可
手工挖空：
Shape–ManualVoid–选择形状，即可在已有铜皮中挖出一块铜皮
删除孤岛：
Shape–deleteisland右侧属性中选择层，删除所有
静态铜皮：
Shape–多边形/矩形/圆形-选择层–Staticsolid–指定一个网络–画铜皮–打过孔
铜皮合并：
多块铜皮位置重叠时，采用mergeshape命令，逐个点击各铜皮，即可合并。
（不同网络不能合并）
（动态铜皮和静态铜皮也不能合并）
电源层分割
将要分割的电源分别高亮显示（Options中选择高亮的颜色）
分割电源层：
Add–Line–Options中选AntiEtch和POWER，Linewidth电源铜皮间距，需考虑电压差，20mil
需要把线拉到Routekeepin之外
Edit–SplitPlane–Creat–选择要分割的层–Dynamic，给分割的区域设置网络
Deleteisland，会高亮显示孤岛
后处理
重新编号：
Logic–AutoRenameRefdes–Rename–all….–more（
回注：
原理图中Tool–Backannotate
查看报告：
Tools–Quickreport中有许多（unconnectedpinsreport…Shapedynamicstate若状态不为smooth，
需要调整
数据库检查：
Tools–UpdateDRC-Check
丝印调整
颜色显示：
Manufacturing–Autosilk_top/bottom颜色显示
生成丝印：
Manufacture–Autosilkscreen–LayerBoth–ElementsBoth
Ackagegeometry-silk,Referencedesignator-silk,点击silkscreen
调整大小：
Edit–change（Find中选text）subclass不选，框选所有
加入文字说明：
Add–text,Options-Manufacturing（Autosilk_Top）
钻孔操作
Manufacture–NC–NCParameters
生成文件…NCDrillDrilling:
Layerpair（全为通孔）Bylayer（盲孔）
Drill___viewlog
处理长条形的孔NCRoute
Display–Geometry（alloff）–OutlineDrillLegend
制作零件封装
PadDesigner:
焊盘创建
//Parameters:
焊盘参数/Layers：
与焊盘有关的层的参数
Type:
通孔/盲孔/表贴类
Internallayers:
Optional
Units:
单位
Multipledrill
//Layers:
BEGINLAYER：
开始层FILMMASK光绘层
SOLDERMASK比正常焊盘大0.1mm
PASTERMASK与正常焊盘一样RegularPad:
Geometry-形状
保存焊盘,后缀为pad
简单零件制作
打开PCBEdit，在NewDrawing中选择PackageSymbol,保存命名后缀为dra
设置图纸尺寸，一般小点就够了，（10mm,10mm）
Addpin–connect是有电气连接的，选择Padstack，
X：
横向数量，间距y:
纵向
Pin#：
引脚编号
装配外边框：
Addlineclass-PackageGeometrysubclass-Assembly_Top
丝印层：
Addlineclass-PackageGeometrysubclass-Silkscreen_Top
添加Place_Bound:
Addrectclass-PackageGeometrysubclass-Place_Bound_Top比Silkscreen大，检查零件重叠
编号：
Layout–Labels–refdessubclass选择Assembly和Silksreen
保存，生成psm和dra，但只能编辑dra
创建自定义焊盘
先New一个Shapesymbol
32路背板通用设置：
Setup–DrawingsizeSetup–Grids:
Allegro线长约束设置
2010-04-1613:
30:
37|
分类：
PCB设计类|
标签：
|字号大中小
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方法一：
1、setup–>
electricolconstraintspreadsheet打开allegroconstraintmanager
2、选择当前pcb文件名，右击选择create–>
electricalCSet输入名字，例如ddr_addr
3、在eletricalconstraintset–>
allconstrains–>
signalintegrity/timing/routing就可以找到刚刚创建的ddr_addr
4、设置ddr_addr的最大最小长度：
在totaletchlength进行设置，或者在propagationdelay进行设置，可以选择ns或者mil为单位
5、在net–>
routing–>
totaletchlength中将需要进行长度约束的网络的referencedelectricalCSet制定为刚刚创建的electricalCSet，即ddr_addr
6、在constraintssystemmanager中点击electricalconstraintsets，打开propagationdelay，relativepropagationdelay，totaletchlength选项
方法二：
1、点击菜单edit–>
properties
2、选择要设定的Net
3、选择propagation_delay
4、输入设定的值，格式为：
L:
S:
min:
max。
例如L:
1000:
1100表示这条网络最短1000mil，最长1100mil
单位：
英制
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