Cadence 视频学习笔记Word格式.docx

1、 out of date shapes 这个若报错可能无法光绘 Display: DRC尺寸 鼠线连接方式Setup Grids 电气层与非电气层Grid间距设置生成网表： Netlist Files在 allegro中导入网表： File Import logic Design Entry CIS Import directory:选择网表路径 若导入后修改了原理图，需要重新导入，在orcad中生成网表页中选择导入和导出地址，勾选 “Dont open board file”手工摆放元件： Place Manually Selection filters 器件选择过滤器 Advanced S

2、ettings中选择Library后，在Placement List中选Package symbols，能看到器件的Package器件镜像： Edit Mirror 器件旋转： Edit Move - 右键 Rotate 旋转角度在Place Manually中设置 器件旋转放置在Setup Drawing Options Symbol中设置使用原理图进行交互式摆放 OrCAD中 Options-Preferences- Miscellaneous 选中Enable Intertool Communication然后PCB Edit中 Place- Placement（cmd处于place m

3、anual下） 在OrCAD中选中要的元件，右键选择PCB edit selection按原理图页面进行摆放 OrCAD中 Edit Browse Parts 选中所有零件，Edit - 点New- ，Name:page 1（新增属性） 重新创建网表 PCB Edit中 点Setup edit 在记事本本件中 PAGE = YES（激活了新属性） 必须选allow user defined Properties PCB Edit中，重新导入网表，选中create user-defined properties 导入后选择Place Quickplace 选Place by property/v

4、alue 中的新属性，edge和 board side都是摆放的位置在PCB Edit中按room摆放： 导入网表后，Edit Properties后，在Find by name中选择Comp （or Pin）点more,选中要放的元件，点apply， 在下拉列表中找到Room，然后给Value赋值。 在setup outline Room outline 选creat， room_type（hard摆在里面）, Draw Rectangle画框 然后Place quickplace选Place by room在OrCAD中按room摆放： 在Orcad中选中器件，右键Property Edi

5、tor，选Cadence-Allegro，右键设置属性，重新生成网表 PCB中导入网表创建，room outline,同上，例：设置Both。按room放置，同上，此时，Board side中可选。快速布局 Place Quickplac- Place all components 即可。 Display Blank Rats（不显示鼠线） 自动定位器件在右侧find中选择Symbols，在下输入位号，移动鼠标即可电容放置：电源由大到小靠近芯片摆放约束规则设置 Setup Constraints Standard design rules setup standard values 全局线、焊

6、盘的距离，包含下面的扩展设置 Extended design rules spacing rule（间距规则）和Physical rule set具体设置 Physical rule set Physical property 默认设置，其中 Max neck length颈状线- Via list property 默认过孔设置 对其中网络设置：Physical rule set中第三排ADD一个网络，并在Physical property中设置好值（含过孔）， 然后Edit Property,选net并添加，点more,选网络赋予属性，再回到assignment table- 将属性赋予约

7、束（spacing rule 和 Physical rule） 设置电源线宽20mil，Physical rule set ，Add LW_20MIL ，设置值，然后Edit Property,选net并添加相应网络， 时钟线宽线距设置：间距规则在Spacing rule Set设置区域约束设置规则：设置完线的规则后，在某些区域无法满足布线，即设置约束区域 Constraint areas选择Areas require a TYPE property, 点Add,右侧cmd显示shape，画一个shape, 点一下Attach property,shapes按妞，再点一下shape的线，选择N

8、et_spacing_type和Net_physical_type,各输入 一个值，再在Spacing rules set- Set values中Add一组值，并在Spacing rules set Assignment table中选择刚才 设的那组值即可（Physical rules set 也同样设置）作用：在固定区域添加shape（DSP等），将shape内的属性与外部的属性区别开设置拓扑约束 Setup Electrical constraint spreadsheet 线长约束设置布线前准备 颜色设置： 电源和地的颜色显示 Edit- property （find net mor

9、e）把电源和地网络选出 选中Ratsnet_Schedule- Value设置成Power and Ground 高亮显示：Display Highlight （Options）-在图上点击网络，可用颜色分别区分网络BGA扇出： Route Fanout by pick （Find中选Comp,再选器件），即可。在此状态下，右键setup 方向：in 和 out（默认）, 过孔方向: inside 和 outside（BGA的Outline内或外）, 扇出栅格点- current（自动布线器的栅格 Route - Route Automatic Route setup）布线时：Connect:

10、 Line lock（ line线，arc圆弧） Bubble: 走线遇到障碍 Hug only：抱紧元件； Hug preferred：推挤 Gridless:不用附在栅格点上 Snap to connect point：连线在焊盘中间群组走线：Connect temp Group 选中群组的线后右键done 单独选择线：右键-single trace mode布线实时信息显示 打开显示窗口：Setup User preferences Etch- allegro_dynam_timing打开，布线时则会显示延迟信息 下一个allegro_dynam_timing_fixedpos打开,边上

11、窗口显示 RDly相对延时，Dly延时，靠左侧表示小于约束值 靠右侧显示表示超出约束规则最大值，数值为超出量 allegro_etch_length_on显示线长差分对布线 打开约束管理器，选择差分对的线，右键creat - differential pair，有一个名称已经创建好了，点Creat,T形连接点Setup Drawing option Rat T（Virtual pin） size=20mil ，设置连接点大小Slide命令下,Find下只选clint segs,Option下选择T s with segments，T型连接点会跟随线段移动 不选T s with segments

12、时，T型连接点不会移动 若Find中只选Rat T s时，则只能移动T形连接点蛇形走线 Route - delay tune Option Style 选择走线方式 Gap:固定线边距 选择一根线，拉出一个方框即可 Centered：以线为中心，对称蛇形走线，向两个方向伸展。铺铜 Shape 多边形/矩形/圆形 选择ETCH（top）-Dynamic copper Assign net name （选择电源或地） 在选中位置拉出铜皮即可 Shape edit boundary 编辑铜皮边界，开始选中一下铜皮， 如果忘记给铜皮赋予网络名，Shape select shape or void 点击

13、铜皮，再右键assign net,再选择网络即可 手工挖空： Shape Manual Void 选择形状，即可在已有铜皮中挖出一块铜皮 删除孤岛：Shape delete island 右侧属性中选择层，删除所有 静态铜皮：Shape 多边形/矩形/圆形- 选择层 Static solid 指定一个网络 画铜皮 打过孔 铜皮合并：多块铜皮位置重叠时，采用merge shape命令，逐个点击各铜皮，即可合并。（不同网络不能合并） （动态铜皮和静态铜皮也不能合并）电源层分割 将要分割的电源分别高亮显示（Options中选择高亮的颜色） 分割电源层：Add Line Options中选AntiEt

14、ch和POWER，Line width电源铜皮间距，需考虑电压差，20mil 需要把线拉到Route keepin之外 Edit Split Plane Creat 选择要分割的层 Dynamic，给分割的区域设置网络 Delete island ，会高亮显示孤岛后处理 重新编号 ： Logic Auto Rename Refdes Rename all. more （ 回注：原理图中Tool Backannotate 查看报告： Tools Quick report 中有许多（unconnected pins report Shape dynamic state若状态不为smooth， 需要

15、调整 数据库检查 ： Tools Update DRC - Check丝印调整 颜色显示： Manufacturing Autosilk_top/bottom 颜色显示生成丝印：Manufacture Auto silkscreen Layer Both Elements Both Ackage geometry- silk , Reference designator- silk, 点击silkscreen调整大小：Edit change （Find中选text） subclass不选，框选所有 加入文字说明：Add text, Options-Manufacturing（Autosilk_

16、Top）钻孔操作Manufacture NC NC Parameters 生成文件 NC Drill Drilling: Layer pair（全为通孔） By layer（盲孔） Drill _ view log 处理长条形的孔 NC Route Display Geometry （all off） Outline Drill Legend制作零件封装Pad Designer : 焊盘创建 / Parameters:焊盘参数 / Layers：与焊盘有关的层的参数 Type: 通孔/盲孔/表贴类 Internal layers: Optional Units: 单位 Multiple dri

17、ll /Layers: BEGIN LAYER ： 开始层 FILMMASK 光绘层 SOLDERMASK比正常焊盘大0.1mmPASTERMASK与正常焊盘一样 Regular Pad: Geometry-形状 保存焊盘 ,后缀为pad简单零件制作打开PCB Edit ，在New Drawing 中选择Package Symbol, 保存命名后缀为dra 设置图纸尺寸，一般小点就够了，（10mm,10mm） Add pin connect 是有电气连接的， 选择Padstack， X：横向 数量，间距 y: 纵向 Pin# ： 引脚编号装配外边框： Add line class- Packa

18、ge Geometry subclass- Assembly_Top丝印层： Add line class- Package Geometry subclass- Silkscreen_Top添加Place_Bound: Add rect class- Package Geometry subclass-Place_Bound_Top 比Silkscreen大，检查零件重叠编号：Layout Labels refdes subclass选择Assembly和Silksreen保存，生成psm和dra，但只能编辑dra创建自定义焊盘先New一个Shape symbol32路背板通用设置：Setu

19、p Drawing size Setup Grids:Allegro线长约束设置2010-04-16 13:30:37|分类： PCB设计类 |标签： |字号大中小订阅 方法一：1、setup electricol constraint spreadsheet 打开allegro constraint manager2、选择当前pcb文件名，右击选择create electrical CSet 输入名字，例如ddr_addr3、在eletrical constraint set all constrains signal integrity/timing/routing就可以找到刚刚创建的dd

20、r_addr4、设置ddr_addr的最大最小长度：在total etch length进行设置，或者在propagation delay进行设置，可以选择ns或者mil为单位5、在net routing total etch length中将需要进行长度约束的网络的referenced electrical CSet制定为刚刚创建的electrical CSet，即ddr_addr6、在constraints system manager中点击electrical constraint sets，打开propagation delay，relative propagation delay，total etch length选项方法二：1、点击菜单edit properties2、选择要设定的Net3、选择propagation_delay4、输入设定的值，格式为：L:S:min:max。例如L:1000:1100表示这条网络最短1000mil，最长1100mil单位：英制