基于SpyGlass的同步设计分析与静态验证资料下载.pdf

基于SpyGlass的同步设计分析与静态验证资料下载.pdf

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万方数据摘要摘要随着数字系统复杂度的提高，系统芯片中集成的模块数量增加。

各模块通常工作在不同的时钟频率下，对各系统之间的数据CDC（ClockDomainCrossing）通信需要进行同步设计。

对于不同时钟域和电压域的情况，对CDC同步设计的要求不同。

对于这些CDC传输路径以及同步设计的检查验证，在整个设计流程中的作用日渐凸显。

目前还没有一套比较成熟、完善的验证手段，能在设计早期RTL级就能完成CDC的验证工作。

本论文通过分析CDC传输中的亚稳态机理，总结了各种同步设计的优劣以及传统验证方法在CDC检查中的弊端，提出并搭建了一套基于SpyGlass的CDC静态验证流程。

在RTL级脱离验证平台和测试向量，穷举设计中所有CDC传输路径并进行了验证。

基于不同的验证结果，对设计缺陷提出了建议性修改方案。

经过实际项目的检验，证实该验证手段在设计流程中是可行有效的，对CDC设计与验证有一定借鉴意义。

关键字：

数字集成电路亚稳态平均失效时间同步设计静态验证万方数据AbstractAbstractSomanymoduleblocksareintegratedincurrentdigitalSOCwiththeincreasingofthecomplexity.Suchmodulesareallworkingunderdifferentclockfrequenciescommonly.Clockdomaincrossingofthedataamongmodulesalwaysneedtobesynchronizedbydedicateddesigns.Therearedifferentrequirementinthesyncdesigns,withregardtothedifferentclock-domainorpower-domainscheduling.SotheverificationsforsuchclockdomaincrossingpathsandinserteddatasynccellsbecomemoreandmoreimportantinICdesignflow.Currentlythereisstillingnotperfectmethodtosolvingthisissueinearlydesigningstage.AlldiffsyncdesignsmeritsandthetraditionalverificationmethodsweaknessuponCDCaspectincurrentflowaremadeaconclusionbasedonanalyzingoftheCDCmeta-stabilitymechanisminthisthesis.Meanwhile,astaticverificationenvironmentandflowbasedonSpyGlasstoolwithouttestbenchandtestcaseinRTLlevelareintroducedandbuilt.BasedonthisnewverificationmethodalltheCDCpathsindesignareexhaustedandcarriedonexaminations.SomechangingsuggestionsforthecommonRTLdesigndefectsaregivenaswellinthearticle.ItisshownthatthisstaticverificationmethodisfeasiblebyapplicationinICproject,whicharereferencemeaningtotheCDCdesignandverificationpart.Keyword:

Digital-ICMeta-stabilityMTBF（MeanTimeBetweenFailures）SynchronizationdesignStaticverification万方数据目录I目录第一章绪论.11.1CDC同步与验证研究背景.11.2CDC同步与验证研究现状.21.3论文内容安排.2第二章数字SOC的CDC问题分析.52.1跨时钟域同步概述.52.2数字设计中常见的CDC问题.62.2.1CDC中的亚稳态传播问题.62.2.2CDC中异步输入数据的保持时间问题.72.2.3CDC中的数据关联和竞争.72.2.4CDC中复杂的同步设计.92.2.4CDC中的异步复位同步问题.92.3亚稳态与MTBF分析.102.3.1基于不同时钟域的MTBF分析.102.3.2基于不同电压域的MTBF分析.16第三章CDC同步设计分析与传统验证方法.193.1单Bit信号CDC同步设计分析.193.1.1慢时钟域到快时钟域的同步情况.193.1.2快时钟域到慢时钟域的同步情况.213.2多Bit信号CDC同步设计分析.243.2.1握手协议同步设计.243.2.2异步FIFO同步设计.273.3异步复位信号的同步设计.283.4CDC同步设计的传统验证方法.293.5本章小结.31第四章基于SpyGlass的数字芯片CDC静态验证.354.1SpyGlass的CDC静态验证方法分析.354.1.1静态CDC验证方法需求特点.354.1.2SpyGlass的CDC静态验证方法分析.364.2SpyGlass的CDC静态验证环境的设计.37万方数据II目录4.2.1SpyGlass的数字芯片Top-LevelCDC验证环境的搭建.374.2.2SpyGlass相关的同步电路识别分类.454.3基于SpyGlass静态验证结果的分析与RTL修正.494.3.1qualifier不存在的violation情况.494.3.2multi-sources关联的violation情况.504.3.3combo-logic处于传输路径中的violation情况.524.3.4目的触发器驱动多条数据路径的violation情况.534.3.5hold-timecheckfailed的violation情况.544.4本章小结.55第五章总结与展望.575.1总结.575.2技术展望.57致谢.61参考文献.63万方数据第一章绪论1第一章绪论1.1CDC同步与验证研究背景随着当今集成电路技术的飞速发展，日常生活中充斥着越来越多的微电子商品，从仪表仪器，到电信网络，从工业设备，到日用数码，这种新型技术已经深入人们的生活中。

对于各种实际需求的不同和增加，这些集成电路设计的本身规模也在逐渐扩大，功能也逐步繁多。

而集成电路本身是由各种不同的功能电路来构成，电路内部触发器之类时序元件随着独立、一致的时钟节拍来翻转，从而完成数据的采样和传输。

这样的时序一致性可以允许集成电路规模的发展扩大，同时这种方式也给设计后端的综合、布局布线带来了很大的方便。

然而芯片的功能的不断增强，集成电路必然趋向使用多时钟信号的设计方向，这些不同的时钟信号在频率和相位方面是有很大区别的（即不同源），如果单纯地去使用两个无任何相位关系的时钟信号来采样和传输数据，即数据的跨时钟域CDC，则会出现一系列时序问题，如触发器亚稳态的产生以及传播，从而引起部分相关电路功能的错误运转，甚至导致整个芯片系统的崩溃。

基于这种多时钟域的设计，通常需要对不同时钟信号间的数据传输进行同步设计，通过同步电路技术，系统中的这些异步电路之间的数据传输所潜在的亚稳态等时序问题将会得到很好的隔离与解决，使数据在整个芯片上不同时钟区域之间的传输更加安全，以此来保证芯片系统的稳定工作。

因此从解决问题的角度出发，就希望能够在SOC（SystemOnChip）设计的更早期发现这种潜在的时序风险。

从目前大多数传统的动态功能性仿真工具的使用效果来看，对于这类跨时钟域亚稳态问题不能进行充分的验证；

而在设计后端的STA（StaticTimingAnalysis：

静态时序分析）中，对这样的时序问题也不能完全的覆盖检查，一方面因为STA只能够检查在同步的情况下电路时序的收敛性，对于CDC的异步时序却是存在验证方面的缺陷，另一方面由于目前SOC设计的周期在不断的缩短，设计的时间节点和质量都是保证一款芯片占领市场的首要条件，对于STA以及后仿等验证，所做的时序收敛性检查往往是在设计流程的后端，然而在此时间节点一旦发现一些的CDC时序问题的话，对整个芯片流片以及产品上市都是致命的。

基于目前CDC研究背景，发现和定位这些CDC问题的工作，毫无疑问的要往设计的更前端移动，从后仿验证者逐步转移至RTL（RegisterTransitLevel）的万方数据2基于SpyGlass的同步设计分析与静态验证设计人员手中。

1.2CDC同步与验证研究现状同步设计的发展起源于上世纪60年代，因其设计相对比较简单，且具有丰富的工程化设计手段而逐渐占领电路设计的主流。