基于SpyGlass的同步设计分析与静态验证资料下载.pdf

1、与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。申请学位论文与资料若有不实之处，本人承担一切法律责任。本人签名：日 期：西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。（保密的论文在解密后遵守此规定）本学位论文属于保密，在 年解密后适

2、用本授权书。导师签名：万方数据摘 要 摘 要 随着数字系统复杂度的提高，系统芯片中集成的模块数量增加。各模块通常工作在不同的时钟频率下，对各系统之间的数据 CDC（Clock Domain Crossing）通信需要进行同步设计。对于不同时钟域和电压域的情况，对 CDC 同步设计的要求不同。对于这些 CDC 传输路径以及同步设计的检查验证，在整个设计流程中的作用日渐凸显。目前还没有一套比较成熟、完善的验证手段，能在设计早期RTL 级就能完成 CDC 的验证工作。本论文通过分析 CDC 传输中的亚稳态机理，总结了各种同步设计的优劣以及传统验证方法在 CDC 检查中的弊端，提出并搭建了一套基于 S

3、pyGlass 的 CDC 静态验证流程。在 RTL 级脱离验证平台和测试向量，穷举设计中所有 CDC 传输路径并进行了验证。基于不同的验证结果，对设计缺陷提出了建议性修改方案。经过实际项目的检验，证实该验证手段在设计流程中是可行有效的，对 CDC 设计与验证有一定借鉴意义。关键字：数字集成电路 亚稳态 平均失效时间 同步设计 静态验证 万方数据Abstract Abstract So many module blocks are integrated in current digital SOC with the increasing of the complexity.Such modul

4、es are all working under different clock frequencies commonly.Clock domain crossing of the data among modules always need to be synchronized by dedicated designs.There are different requirement in the sync designs,with regard to the different clock-domain or power-domain scheduling.So the verificati

5、ons for such clock domain crossing paths and inserted data sync cells become more and more important in IC design flow.Currently there is stilling not perfect method to solving this issue in early designing stage.All diff sync designs merits and the traditional verification methods weakness upon CDC

6、 aspect in current flow are made a conclusion based on analyzing of the CDC meta-stability mechanism in this thesis.Meanwhile,a static verification environment and flow based on SpyGlass tool without test bench and test case in RTL level are introduced and built.Based on this new verification method

7、 all the CDC paths in design are exhausted and carried on examinations.Some changing suggestions for the common RTL design defects are given as well in the article.It is shown that this static verification method is feasible by application in IC project,which are reference meaning to the CDC design

8、and verification part.Keyword:Digital-IC Meta-stability MTBF（Mean Time Between Failures）Synchronization design Static verification 万方数据 目录 I 目录 第一章 绪 论.1 1.1 CDC 同步与验证研究背景.1 1.2 CDC 同步与验证研究现状.2 1.3 论文内容安排.2 第二章 数字 SOC 的 CDC 问题分析.5 2.1 跨时钟域同步概述.5 2.2 数字设计中常见的 CDC 问题.6 2.2.1 CDC 中的亚稳态传播问题.6 2.2.2 CDC

9、中异步输入数据的保持时间问题.7 2.2.3 CDC 中的数据关联和竞争.7 2.2.4 CDC 中复杂的同步设计.9 2.2.4 CDC 中的异步复位同步问题.9 2.3 亚稳态与 MTBF 分析.10 2.3.1 基于不同时钟域的 MTBF 分析.10 2.3.2 基于不同电压域的 MTBF 分析.16 第三章 CDC 同步设计分析与传统验证方法.19 3.1 单 Bit 信号 CDC 同步设计分析.19 3.1.1 慢时钟域到快时钟域的同步情况.19 3.1.2 快时钟域到慢时钟域的同步情况.21 3.2 多 Bit 信号 CDC 同步设计分析.24 3.2.1 握手协议同步设计.24

10、3.2.2 异步 FIFO 同步设计.27 3.3 异步复位信号的同步设计.28 3.4 CDC 同步设计的传统验证方法.29 3.5 本章小结.31 第四章 基于 SpyGlass 的数字芯片 CDC 静态验证.35 4.1 SpyGlass 的 CDC 静态验证方法分析.35 4.1.1 静态 CDC 验证方法需求特点.35 4.1.2 SpyGlass 的 CDC 静态验证方法分析.36 4.2 SpyGlass 的 CDC 静态验证环境的设计.37 万方数据II 目录 4.2.1 SpyGlass 的数字芯片 Top-Level CDC 验证环境的搭建.37 4.2.2 SpyGlas

11、s 相关的同步电路识别分类.45 4.3 基于 SpyGlass 静态验证结果的分析与 RTL 修正.49 4.3.1 qualifier 不存在的 violation 情况.49 4.3.2 multi-sources 关联的 violation 情况.50 4.3.3 combo-logic 处于传输路径中的 violation 情况.52 4.3.4 目的触发器驱动多条数据路径的 violation 情况.53 4.3.5 hold-time check failed 的 violation 情况.54 4.4 本章小结.55 第五章 总结与展望.57 5.1 总结.57 5.2 技术展

12、望.57 致谢.61 参考文献.63 万方数据 第一章 绪论 1 第一章 绪 论 1.1 CDC 同步与验证研究背景 随着当今集成电路技术的飞速发展，日常生活中充斥着越来越多的微电子商品，从仪表仪器，到电信网络，从工业设备，到日用数码，这种新型技术已经深入人们的生活中。对于各种实际需求的不同和增加，这些集成电路设计的本身规模也在逐渐扩大，功能也逐步繁多。而集成电路本身是由各种不同的功能电路来构成，电路内部触发器之类时序元件随着独立、一致的时钟节拍来翻转，从而完成数据的采样和传输。这样的时序一致性可以允许集成电路规模的发展扩大，同时这种方式也给设计后端的综合、布局布线带来了很大的方便。然而芯片的

13、功能的不断增强，集成电路必然趋向使用多时钟信号的设计方向，这些不同的时钟信号在频率和相位方面是有很大区别的（即不同源），如果单纯地去使用两个无任何相位关系的时钟信号来采样和传输数据，即数据的跨时钟域CDC，则会出现一系列时序问题，如触发器亚稳态的产生以及传播，从而引起部分相关电路功能的错误运转，甚至导致整个芯片系统的崩溃。基于这种多时钟域的设计，通常需要对不同时钟信号间的数据传输进行同步设计，通过同步电路技术，系统中的这些异步电路之间的数据传输所潜在的亚稳态等时序问题将会得到很好的隔离与解决，使数据在整个芯片上不同时钟区域之间的传输更加安全，以此来保证芯片系统的稳定工作。因此从解决问题的角度出

14、发，就希望能够在 SOC（System On Chip）设计的更早期发现这种潜在的时序风险。从目前大多数传统的动态功能性仿真工具的使用效果来看，对于这类跨时钟域亚稳态问题不能进行充分的验证；而在设计后端的 STA（Static Timing Analysis：静态时序分析）中，对这样的时序问题也不能完全的覆盖检查，一方面因为 STA 只能够检查在同步的情况下电路时序的收敛性，对于 CDC 的异步时序却是存在验证方面的缺陷，另一方面由于目前 SOC 设计的周期在不断的缩短，设计的时间节点和质量都是保证一款芯片占领市场的首要条件，对于 STA 以及后仿等验证，所做的时序收敛性检查往往是在设计流程的后端，然而在此时间节点一旦发现一些的 CDC 时序问题的话，对整个芯片流片以及产品上市都是致命的。基于目前 CDC 研究背景，发现和定位这些 CDC 问题的工作，毫无疑问的要往设计的更前端移动，从后仿验证者逐步转移至 RTL（Register Transit Level）的万方数据2 基于 SpyGlass 的同步设计分析与静态验证 设计人员手中。1.2 CDC 同步与验证研究现状 同步设计的发展起源于上世纪 60 年代，因其设计相对比较简单，且具有丰富的工程化设计手段而逐渐占领电路设计的主流。