数字逻辑电路-触发器介绍_精品文档PPT文档格式.ppt

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,（4-5）,4.1基本触发器,4.1.1用与非门组成的基本触发器,信号输入端低电平有效,一、电路组成和逻辑符号,用两个与非门交叉连接构成,电路组成,逻辑符号,（4-6）,1,0,0,1,10,0,二、工作原理,（4-7）,0,1,1,0,01,1,（4-8）,11,不变,（4-9）,0,0,1,1,？

00,不定,（4-10）,Q=Q,“保持”,Q=0,0态,“置0”或“复位”（Reset）,Q=1,1态,“置1”或“置位”（Set）,1态,0态,信号同时撤消：

状态不定（随机）,总结：

1、,2、,3、,4、,（4-11）,基本RS触发器的特性表,（4-12）,基本RS触发器的特性表,基本RS触发器的简化特性表,（4-13）,次态Qn+1的卡诺图,特性方程,触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式,（4-14）,状态图,描述触发器的状态转换关系及转换条件的图形称为状态图,0,1,1/,1/,10/,01/,（4-15）,波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,置1,置0,置1,置1,置1,保持,不允许,不定,（4-16）,（4-17）,4.1.2用或非门组成的基本触发器,用两个或非门交叉连接构成,电路组成,（4-18）,或非门组成的基本RS触发器的状态转换表,R高电平有效置0,S高电平有效置1,（4-19）,基本RS触发器的特点：

主要优点

（1）结构简单，仅由两个与非门或者或非门交叉连接构成。

（2）具有置0、置1和保持功能，其特性方程为存在问题

（1）电平直接控制，即由输入信号直接控制触发器的输出，电路抗干扰能力下降

（2）R、S之间存在约束，即两个输入不能同时为高电平。

（4-20）,4.1.3集成基本触发器,EN1时工作EN0时禁止,（4-21）,作业题P273题4.1,（4-22）,一、填空题1、按照电路结构和工作特点的不同，将触发器分成（）、（）和（）。

2、由与非门构成的基本RS触发器的特征方程为：

（）；

约束条件为：

（）。

3、填写下表所示的RS触发器特性表中的Qn+1。

二、选择题1、已知R、S是或非门构成的基本RS触发器输入端，则约束条件为（）。

RS0R+S1RS1R+S02、有1个与非门构成的基本RS触发器，欲使Qn+1Qn，则输入信号应为（）。

S0，R1SR1S1，R0SR0,（4-23）,一、填空题1、按照电路结构和工作特点的不同，将触发器分成（基本触发器）、（同步触发器）和（边沿触发器）。

（RS=0）。

S0，R1SR1S1，R0SR0,（4-24）,4.2同步触发器,在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。

时间控制信号也称同步信号，或时钟信号，或时钟脉冲，简称时钟，用CP（ClockPulse）表示。

CP控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。

具有时钟脉冲CP控制的触发器称为同步触发器，或时钟触发器，触发器状态的改变与时钟脉冲同步。

（4-25）,一、电路组成及工作原理,1.电路及逻辑符号,曾用符号,国标符号,4.2.1同步RS触发器,与非门G1、G2构成基本触发器，与非门G3、G4是控制门，输入信号R、S通过控制门进行传送，CP称为时钟脉冲，是输入控制信号。

（4-26）,2.工作原理,从右上图所示电路可以看出，CP=0时控制门G3、G4被封锁，基本触发器保持原来状态不变。

只有当CP1时控制门被打开后，输入信号才会被接收，而且工作情况与右下图所示的由与非门构成的基本RS触发器电路没有什么区别。

因此，可列出特性表如下。

（4-27）,特征方程,当CP=0,保持,当CP=1,对照由与非门构成的基本RS触发器的逻辑功能也可以得到上式的特征方程。

由特性表可列出特征方程如下。

从右图所示的电路也可以推导出特征方程。

（4-28）,二、主要特点,1.时钟电平控制,CP=1期间触发器接收输入信号；

CP=0期间触发器保持状态不变。

与基本RS触发器相比，对触发器状态的转变增加了时间控制。

多个这样的触发器可以在同一个时钟脉冲控制下同步工作，这给用户的使用带来了方便而且由于这种触发器只在CP=1时工作，CP=0时被禁止所以其抗干扰能力也要比基本RS触发器强得多。

2.RS之间有约束,同步RS触发器在使用过程中，如果违反了RS0的约束条件，则可能出现下列四种情况：

CP=1期间，若R=S=1，则将出现Q端和Q端均为高电平的不正常情况。

CP=1期间，若R、S分时撤销，则触发器的状态决定于后撤销者。

（4-29）,CP=1期间，若R、S同时从1跳变到0则会出现竞态现象，而竞争结果是不能预先确定的。

若R=S=1时CP突然撤销，即从1跳变到0，也会出现竞态现象，而竞争结果是不能预先确定的。

（4-30）,一、电路组成及工作原理,（CP=1期间有效）,4.2.2同步D触发器,在同步RS触发器的基础上，增加了反相器G5，通过它把加在S端的D信号反相后送到了R端。

如右图。

（4-31）,1、时钟电平控制，无约束问题在CP=1期间，若D=1，则Qn+1=1；

若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。

由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。

2、CP=1时跟随，下降沿到来时才锁存CP=1期间，输出端随输入端的变化而变化；

只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。

二、主要特点,（4-32）,三、集成同步D触发器,1.TTL：

74LS375,（4-33）,2.CMOS：

CC4042,POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；

POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。

（4-34）,特性表,真值表,（4-35）,状态图,波形图,同步D触发器的特性方程：

CP=1，Q跟随D变化；

CP下降沿锁存。

（4-36）,集成同步D触发器引脚图,CP1、2,CP3、4,POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；

（4-37）,作业题P274题4.2题4.3,（4-38）,（4-39）,（4-40）,边沿触发器是利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在CP=0及CP=1不接收信号，输出不会误动作。

边沿触发器CP脉冲上升沿或下降沿进行触发。

正边沿触发器CP脉冲上升沿触发。

负边沿触发器CP脉冲下降沿触发。

边沿触发方式，可提高触发器工作的可靠性，增强抗干扰能力。

4.3边沿触发器,（4-41）,4.3.1边沿D触发器,一、电路组成及工作原理,（4-42）,

（1）CP0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。

（2）CP1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP1期间始终都有Qm=D。

二、工作原理,（4-43）,（3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。

（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。

综上所述，边沿D触发器的特性方程为：

边沿D触发器没有一次变化问题。

（4-44）,三、异步输入端的作用,1、同步输入端与异步输入端带有异步输入端的边沿D触发器的逻辑电路图和逻辑符号如图所示。

D叫做同步输入端。

、叫做异步输入端，当0时，触发器被复位到0状态；

当0时，触发器被置位到1状态。

（4-45）,（4-46）,（4-47）,二、集成边沿D触发器,注意：

CC4013的异步输入端RD和SD为高电平有效。

（4-48）,三、边沿D触发器的主要特点1、CP边沿（上升沿或下降沿）触发在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程Qn+1=D的规定转换状态，实际上是加在D端的信号被锁存起来，送到输出端。

2、抗干扰能力强因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。

3、只具有置1、置0功能在某些情况下，使用起来不够方便。

（4-49）,波形图,（4-50）,波形图,（4-51）,如右图所示在边沿D触发器的基础上，增加三个门G1、G2、G3，把输出Q馈送回G1、G3便构成了边沿JK触发器。

4.3.2边沿JK触发器,一、电路组成及其工作原理,逻辑符号如下图所示。

（4-52）,1、D的逻辑表达式,CP下降沿时刻有效,二、工作原理,2、特性方程将上式代入边沿D触发器的特性方程，可以得到：

（4-53）,二、集成边沿JK触发器,74LS112为CP下降沿触发，其异步输入端RD和SD为低电平有效。

CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。

注意,（4-54）,1、CMOS边沿JK触发器CC4027,CC4027的特性表,（4-55）,2、TTL边沿JK触发器74LS112,74LS112的特性表,（4-56）,三、边沿JK触发器的主要特点1、CP边沿（上升沿或下降沿）触发在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程的规定转换状态，其他时间里，J、K不起作用。

3、功能齐全，使用灵活方便具有置1、置0、保持、翻转四种功能。

（4-57）,4.3.3边沿触发器的功能分类、功能表示方法及转换,一、边沿触发器逻辑功能分类1、JK触发器凡具有保持、置1、置0、翻转功能的电路都称为JK型时钟触发器，简称JK触发器。

（4-58）,CP下降沿（或上升沿）有效,特性表,特性方程,（4-59）,特性表,CP下降沿（或上升沿）时刻有效,特性方程,2、D型触发器凡具有置1、置0功能的电路都称为D型时钟触发器，简称D型触发器或D触发器。

（4-60）,逻辑符号,特性表,特性方程,凡具有保持、翻转功能的电路，即当T=0是保持状态不变，T=1时翻转的电路，都称为T型时钟触发器，简称T型触发器或T触发器。

3、T型触发器,CP下降