数电复习资料Word文档下载推荐.docx
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14．边沿触发器输出状态的改变只发生在时钟脉冲上升沿或下降沿到达时刻，因此，边沿触发器具有很强的抗干扰能力。
15．集电极开路门的输出端可并联实现线与逻辑。
16．多谐振荡器只有两个暂稳态。
17．十进制数45的8421BCD码是101101。
18．同或门两个输入相同时，输出高电平。
19．对于与非门的闲置输入端可直接接电源或高电平。
20．对于二进制数负数，补码和反码相同。
21．组合逻辑电路在结构上不存在输出到输入之间的反馈通路,因此输入状态不会影响输出状态。
（）
22．对于或非门，只要有一个输入为高电平，则输出就为0（低电平），所以对或非门多余输入端的处理不能接1（高电平）。
23．如图所示电路的输出。
（）
24．一个班级有45位学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求。
（）
25．优先编码器只对优先级别高的输入信号编码，而对级别低的输入信号不予理睬。
（）
26．用74LS138的译码器构成的函数发生器电路如图所示,由图可知其输出所表示的函数式为。
27．若同步RS触发器的原状态为0，欲在CP作用后仍保持为0状态，则输入端RS的值为R=0，S=×
。
28．将同或门的输入端并在一起可作反相器使用。
29．双向集成CT74LS194可同时实现左移右移串行送数功能。
30．用触发器设计一个同步十九进制计数器至少需要5个触发器。
（）
31．逻辑变量和逻辑函数的取值只有0和1两种可能。
（）
32．对TTL与非门多余输入端的处理，可将它们悬空也可将它们接高电平1。
（）
33．如图所示电路的输出F=0。
34．一个班级有78位学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少7位二进制数才能满足要求。
35．半导体数码显示器当接法为共阳极时应为高电平有效。
36．二进制数10011．101对应的十进制数是。
37．通过四位数值比较器HC85比较两数的大小时,在A3=B3、A2=B2情况下,如果A1>
B1,则输出F（A>
B〉=1,F（A<
B）=F（A=B）=0。
38．异或门作反相器使用时，应将其多余的端子并联在一起使用。
39．边沿结构的触发器其次态仅取决于CP下降沿（或上升沿）到达前瞬间的输入信号状态，而在此前或后的一段时间内，输出状态不受输入信号影响。
故此触发器可用来解决直接控制问题。
40．同步计数器是由同类型的触发器构成的计数器。
41．如需要判断两个二进制数的大小或相等，可以使用数据选择器。
42．三态门输出端可直接连在一起实现“线与”的逻辑功能。
43．通过四位数值比较器HC85比较两数的大小时,在A3=B3、A2=B2情况下,如果A1>
B）=1,F（A<
44．对TTL与非门多余输入端的处理，不能将它们并在一起使用。
45．把JK触发器转换为T触发器的方法是将J=1，K=1。
46．在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用同步计数器。
47．由与非门构成的基本RS触发器,当，时,则输出状态应为Q=1。
48．异或逻辑函数Z对应的逻辑图如下图所示。
49．当集成维持-阻塞D型触发器的异步置0端异步置1端时，则触发器的次态，其工作状态应与输入信号D有关而与CP无关。
50．如下图电路，设现态Q1Q2=10，经三个脉冲作用后，Q1Q2的状态应为00。
51．对于或非门，只要有一个输入为高电平，则输出就为0（低电平），所以对或非门多余输入端的处理不能接1。
52．将CMOS或非门作如图所示连接,其输出为A。
53．在二进制译码器中，若输入有4位代码，则输出信号数应为8个。
54．边沿结构的触发器其次态仅取决于CP下降沿（或上升沿）到达前瞬间的输入信号状态，而在此前或后的一段时间内，输出状态不受输入信号影响。
55．用74LS138的译码器构成的函数发生器电路如图所示,由图可知其输出所表示的函数式为。
56．组合逻辑电路一般由触发器组合而成。
57．逻辑函数Y=A⊕B⊕C与Y=A⊙B⊙C满足互非的关系。
58．最小项“相邻性”指的是两个最小项只有一个因子不同（）
59．如下图电路，设现态Q1Q2=00，经三个脉冲作用后，Q1Q2的状态应为11。
60．一个用555定时器构成的单稳态触发器的正脉冲宽度为。
61．三极管作开关元件时，应工作在截止区和饱和区。
62．或门的逻辑功能是见一出一，全零出零。
63．组合逻辑电路的输出，与电路的原状态有关。
64．十进制数9写成二进制数应是1001。
65．逻辑代数中，1+1=2。
66．在JK触发器中，J=1，K=0时，触发器置1。
67．编码器属于组合逻辑电路。
68．最基本的逻辑关系有与、或、非三种。
69．数字电路比模拟电路抗干扰能力强。
70．数字电路有两种逻辑电平状态。
71．高电平用1表示，低电平用0表示称为正逻辑。
72．时序逻辑电路的特点是：
任一时刻的输出与电路的原状态无关。
73．将实际问题转变成逻辑问题第一步是写出逻辑函数表达式。
74．全加器是一个只能实现两个本位二进制数相加的逻辑电路。
75．组合逻辑电路有多个输入端，只有一个输出端。
76．触发器是构成时序逻辑电路的基本单元。
77．二进制编码器是将输入信号编制成十进制数字的逻辑电路。
78．同步计数器中，各触发器受不同时钟脉冲的控制。
79．模拟信号在时间和数值上是连续的，数字信号在时间和数值上是离散的。
80．A/D转换是一种从数字信号到模拟信号的转换。
81．与门的逻辑功能是见零出一，全一出零。
82．时序逻辑电路的输出，与电路的原状态无关。
83．将二进制数01101写成十进制数应是15。
84．逻辑代数中，A+A=A。
85．在D触发器中，D=1时，触发器置1。
86．触发器属于时序逻辑电路。
87．在T触发器中，T=1时，触发器置1。
88．组合逻辑电路一般应有JK触发器。
89．组合逻辑电路一般有各种门电路组成。
90．逻辑代数与普通代数运算法则相同。
91．三极管作开关元件时，应工作在放大区或饱和区。
92．最基本的逻辑关系有与、或、非三种。
93．组合逻辑电路的特点是：
任一时刻的输出与电路的原状态有关。
94．全加器是一个只能实现两个本位二进制数相加的逻辑电路。
95．二进制编码器是将输入信号编制成十进制数字的逻辑电路。
96．高电平用1表示，低电平用0表示称为负逻辑。
97．组合逻辑电路有多个输入端，只有一个输出端。
98．D/A转换是一种从数字信号到模拟信号的转换。
99．触发器是构成时序逻辑电路的基本单元。
100．同步计数器中，各触发器受不同时钟脉冲的控制。
101．优先编码器只对多个输入编码信号中优先权最高的信号进行编码。
102．利用集成计数器的异步置数功能构成N进制计数器时，写二进制代码的数是N。
103．A/D转换器是用以将输入的二进制代码转换成相应模拟电压输出的电路。
104．由与非门组成的基本RS触发器在时，触发器置1。
105．同或门的一个输入端接低电平时，可构成反相器。
106．在JK触发器中，J=1，K=0时，触发器置1。
107．编码器属于组合逻辑电路。
108．最基本的逻辑关系有与、或、非三种。
109．数字电路比模拟电路抗干扰能力强。
110．数字电路有两种逻辑电平状态。
111．高电平用1表示，低电平用0表示称为正逻辑。
112．时序逻辑电路的特点是：
113．将实际问题转变成逻辑问题第一步是写出逻辑函数表达式。
114．全加器是一个只能实现两个本位二进制数相加的逻辑电路。
115．组合逻辑电路有多个输入端，只有一个输出端。
116．触发器是构成时序逻辑电路的基本单元。
117．二进制编码器是将输入信号编制成十进制数字的逻辑电路。
118．同步计数器中，各触发器受不同时钟脉冲的控制。
119．模拟信号在时间和数值上是连续的，数字信号在时间和数值上是离散的。
120．A/D转换是一种从数字信号到模拟信号的转换。
121．与门的逻辑功能是见零出一，全一出零。
122．时序逻辑电路的输出，与电路的原状态无关。
123．将二进制数01101写成十进制数应是15。
124．逻辑代数中，A+A=A。
125．在D触发器中，D=1时，触发器置1。
126．触发器属于时序逻辑电路。
127．在T触发器中，T=1时，触发器置1。
128．组合逻辑电路一般应有JK触发器。
129．组合逻辑电路一般有各种门电路组成。
130．逻辑代数与普通代数运算法则相同。
131．数据选择器根据地址码的不同从多路输入数据中选择其中一路数据输出。
132．D/A转换器是用以将输入的二进制代码转换成相应模拟电压输出的电路。
133．由与非门组成的基本RS触发器在时，触发器置1。
134．异或门一个输入端接高电平时，可构成反相器。
135．触发器有保持和翻转功能。
136．高电平用1表示，低电平用0表示称为负逻辑。
137．组合逻辑电路有多个输入端，只有一个输出端。
138．D/A转换是一种从数字信号到模拟信号的转换。
139．触发器是构成时序逻辑电路的基本单元。
140．同步计数器中，各触发器受不同时钟脉冲的控制。
141．三极管作开关元件时，应工作在截止区和饱和区。
142．与非门的逻辑功能是
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