EDA选择题含答案解析Word下载.docx
《EDA选择题含答案解析Word下载.docx》由会员分享，可在线阅读，更多相关《EDA选择题含答案解析Word下载.docx（16页珍藏版）》请在冰豆网上搜索。
C.原理图输入设计方法无法对电路进行功能描述
D.原理图输入设计方法不适合进行层次化设计
5.在VHDL语言中，下列对进程（PROCES）语句的语句结构及语法规则的描述中，不正确的是：
D
A.PROCES为一无限循环语句
B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C.当前进程中声明的变量不可用于其他进程
D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
6.对于信号和变量的说法，哪一个是不正确的：
A
A.信号用于作为进程中局部数据存储单元
B.变量的赋值是立即完成的
C.信号在整个结构体内的任何地方都能适用
D.变量和信号的赋值符号不一样
7.下列状态机的状态编码，方式有“输出速度快、难以有效控制非法状态出现”
这个特点。
A
A.状态位直接输出型编码
B.—位热码编码
C.顺序编码
D.格雷编码
8.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：
A.IEEE库
B.VITAL库
C.STD库
D.WOR工作库
9.下列4个VHDL标识符中正确的是：
d
A.10#128#
B.16#E#E1
C.74HC124
D.X_16
10.下列语句中，不属于并行语句的是：
B
A.进程语句
B.CASE语句
C.元件例化语句
D.WHENELSE…语句
写出下列缩写的中文（或者英文）含义:
1.
ASIC
专用集成电路
2.
FPGA
现场可编程门阵列
3.
IP
知识产权核（软件包）
4.
JTAG
联合测试行动小组
HDL
硬件描述语言
1.基于EDA软件的FPGA/CPLD设计流程，以下流程中哪个是正确的：
C
A.原理图/HDL文本输入t适配t综合t时序仿真t编程下载t功能仿真t硬件测试
B.原理图/HDL文本输入t功能仿真t综合t时序仿真t编程下载t适配t硬件测试
C.原理图/HDL文本输入t功能仿真t综合t适配t时序仿真t编程下载t硬件测试
D.原理图/HDL文本输入t适配t时序仿真t编程下载t功能仿真t综合t硬件测试
2.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种
表示的过程；
在下面对综合的描述中，A是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程，并且该过程与器
件硬件结构无关
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
C.综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映
射结果不唯一
D.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的
网表文件
3.FPGA的可编程是主要基于什么结构：
A
A.查找表（LUT）B.ROM可编程
C.PAL可编程D.与或阵列可编程
4.IP核在EDA技术和开发中具有十分重要的地位；
提供用VHDL等硬件描述语言描述的功
能块，但不涉及实现该功能块的具体电路的IP核为：
_D_
A.胖IPB.瘦IP
C.硬IPD.都不是
5.串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：
A.面积优化方法，同时有速度优化效果
B.速度优化方法，不会有面积优化效果
C.面积优化方法，不会有速度优化效果
D.速度优化方法，可能会有面积优化效果
6.在VHDL语言中，下列对时钟边沿检测描述中，错误的是：
A.ifelk'
eventandelk='
1'
then
B.ifelk'
stableandnotelk='
C.ifrising_edge（clk）then
D.ifnotelk'
stableandelk='
7.状态机编码方式中，哪种编码速度较快而且输出没有毛刺？
A.一位热码编码B.格雷码编码
C.状态位直接输出型编码D.都不是
8.不完整的IF语句，其综合结果可实现：
D
A.三态控制电路B.条件相或的逻辑电路
C.双向控制电路D.时序逻辑电路
9.以下对于进程PROCES的说法，正确的是：
C___
A.进程之间可以通过变量进行通信
B.进程内部由一组并行语句来描述进程功能
C.进程语句本身是并行语句
D.一个进程可以同时描述多个时钟信号的同步时序逻辑
10.关于VHDL中的数字，请找出以下数字中数值最小的一个：
A.2#1111_1110#B.8#276#
C.10#170#D.16#E#E1
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：
（10分）
SOPC
:
可编程单片系统
PCB
RTL:
寄存器传输级
LPM
参数可设置模块库
5.
CPLD
6.
FSM
有限状态机（FiniteStateMachine）
JTAG指的是什么？
大致有什么用途?
10.下列是EDA技术应用时涉及的步骤：
A.原理图/HDL文本输入;
B.适配；
C.时序仿真；
D.编程下载；
E.硬件测试；
F.综合
请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：
AtFtB__tCtDtE
11.PLD的可编程主要基于A.LUT结构或者B.乘积项结构：
请指出下列两种可编程逻辑基于的可编程结构：
FPGA基于A
CPLD基于B
12.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A.FPGAB.CPLD两类器件：
一位热码状态机编码方式适合于A器件；
顺序编码状态机编码方式适合于B器件；
13.下列优化方法中那两种是速度优化方法：
B__、__D__
A.资源共享B.流水线C.串行化D.关键路径优化
14.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成
另一种表示的过程；
在下面对综合的描述中，—D―是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的
网表文件；
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并
且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关;
15.嵌套的IF语句，其综合结果可实现_D___。
A.条件相与的逻辑
B.条件相或的逻辑
C.条件相异或的逻辑
D.三态控制电路
16.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面
那个赋值语句是错误的。
D
A.idata<
=
“00001111”
B.idata<
=b
”0000_1111
C.idata<
=X
”AB'
;
D.idata<
=B
”21”;
A.ifclk
'
eventandclk=
1'
B.iffalling_edge（clk）then
C.ifclk
‘0'
D.ifclk
stableandnotclk=
17.在VHDL语言中，下列对时钟边沿检测描述中，错误的是
请指出AlteraCyclone系列中的
A.ROMB.CPLDC.FPGAD.GAL
、EDA名词解释，（10分）
7.
复杂可编程逻辑器件
8.
EDA
电子设计自动化
9.
知识产权核
10.
SOC
单芯片系统
简要解释JTAG，指出JTAG的用途
JTAG,jointtestactiongroup，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。
19.下列是EDA技术应用时涉及的步骤：
AtttttE
20.PLD的可编程主要基于A.LUT结构或者B.乘积项结构：
FPGA基于
CPLD基于
21.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
一位热码状态机编码方式适合于器件；
顺序编码状态机编码方式适合于器件；
22.下列优化方法中那两种是速度优化方法：
、
单项选择题：
23.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成
在下面对综合的描述中，是错误的。
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关；
24.不完整的IF语句，其综合结果可实现。
A.时序电路
B.双向控制电路
C.条件相或的逻辑电路
25.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面
A.idata<
="
00001111"
B.idata<
=b"
0000_1111"
C.idata<
=X"
AB"
D.idata<
=16"
01"
26.在V
升级会员 