EDA选择题含答案解析Word下载.docx

1、C.原理图输入设计方法无法对电路进行功能描述D.原理图输入设计方法不适合进行层次化设计5. 在VHDL语言中，下列对进程（PROCES）语句的语句结构及语法规则的描述中，不正确 的是： DA.PROCES为一无限循环语句B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C.当前进程中声明的变量不可用于其他进程D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成6 .对于信号和变量的说法，哪一个是不正确的： AA.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样7.下列状态机的状态编码， 方式

2、有“输出速度快、难以有效控制非法状态出现”这个特点。AA.状态位直接输出型编码B.位热码编码C.顺序编码D.格雷编码8. VHDL语言共支持四种常用库，其中哪种库是用户的 VHDL设计现行工作库：A.IEEE 库B.VITAL 库C.STD库D.WOR工作库9. 下列4个VHDL标识符中正确的是： dA.10#128#B.16#E#E1C.74HC124D.X_1610. 下列语句中，不属于并行语句的是： BA.进程语句B.CASE语句C.元件例化语句D.WHEN ELSE语句写出下列缩写的中文（或者英文）含义:1.ASIC专用集成电路2.FPGA现场可编程门阵列3.IP知识产权核（软件包）4

3、.JTAG联合测试行动小组HDL硬件描述语言1.基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的： C A.原理图/HDL文本输入t适配t综合t时序仿真t编程下载t功能仿真t硬件测试B.原理图/HDL文本输入t功能仿真t综合t时序仿真t编程下载t适配t硬件测试C.原理图/HDL文本输入t功能仿真t综合t适配t时序仿真t编程下载t硬件测试D.原理图/HDL文本输入t适配t时序仿真t编程下载t功能仿真t综合t硬件测试2. 综合是EDA设计流程的关键步骤， 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， A 是错误的。A.综合就是把抽象设计层次

4、中的一种表示转化成另一种表示的过程 ，并且该过程与器件硬件结构无关B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束C.综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结果不唯一D.综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD的基本结构相映射的网表文件3. FPGA的可编程是主要基于什么结构： A A.查找表（LUT） B. ROM可编程C. PAL可编程 D.与或阵列可编程4. IP核在EDA技术和开发中具有十分重要的地位；提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP核为：_D_A.胖

5、 IP B.瘦 IPC.硬IP D.都不是5. 串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：A.面积优化方法，同时有速度优化效果B.速度优化方法，不会有面积优化效果C.面积优化方法，不会有速度优化效果D.速度优化方法，可能会有面积优化效果6. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是：A.if elk event and elk = 1 thenB.if elk stable and not elk = C.if risin g_edge（clk） the nD.if not elk stable and elk = 7. 状态机编码方式中，哪种编码速度较快而且输出没

6、有毛刺？A.一位热码编码 B.格雷码编码C.状态位直接输出型编码 D.都不是8. 不完整的IF语句，其综合结果可实现： D A.三态控制电路 B.条件相或的逻辑电路C.双向控制电路 D.时序逻辑电路9. 以下对于进程 PROCES的说法，正确的是： C_A.进程之间可以通过变量进行通信B.进程内部由一组并行语句来描述进程功能C.进程语句本身是并行语句D.一个进程可以同时描述多个时钟信号的同步时序逻辑10.关于VHDL中的数字，请找出以下数字中数值最小的一个：A.2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E1二、EDA名词解释，写出下列缩写的中文（或者英文

7、）含义： （10 分）SOPC:可编程单片系统PCBRTL :寄存器传输级LPM参数可设置模块库5.CPLD6.FSM有限状态机（Finite State Machine）JTAG指的是什么？大致有什么用途?10.下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入;B.适配；C.时序仿真；D.编程下载；E.硬件测试；F.综 合请选择合适的项构成基于 EDA软件的FPGA / CPLD设计流程：A t F t B _ t C t D t E 11.PLD的可编程主要基于 A. LUT结构 或者B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 A CPLD 基于

8、B 12.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 A 器件；顺序编码状态机编码方式适合于 B 器件；13.下列优化方法中那两种是速度优化方法： B_、_D_A.资源共享 B.流水线 C.串行化 D.关键路径优化14.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， D是错误的。A.综合就是将电路的高级语言转化成低级的， 可与FPGA / CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综

9、合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关;15.嵌套的IF语句，其综合结果可实现 _D_。A.条件相与的逻辑B.条件相或的逻辑C.条件相异或的逻辑D.三态控制电路16.在一个VHDL设计中Idata是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata =“00001111”B. idata = b” 0000_1111C. idata = X” AB;D. idata = B” 21” ;A. if clk

10、event and clk =1B. if falli ng_edge（clk） the nC. if clk 0D.if clkstable and not clk =17. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是请指出Altera Cyclone系列中的A.ROM B. CPLD C. FPGA D.GAL、EDA名词解释，（10分）7.复杂可编程逻辑器件8.EDA电子设计自动化9.知识产权核10.SOC单芯片系统简要解释JTAG，指出JTAG的用途JTAG, joint test action group，联合测试行动小组的简称，又意指其提出的一种硬件测 试标准，常用于器件

11、测试、编程下载和配置等操作。19.下列是EDA技术应用时涉及的步骤：A t t t t t E20.PLD的可编程主要基于 A. LUT结构 或者B.乘积项结构：FPGA基于 CPLD基于 21.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。一位热码状态机编码方式适合于 器件；顺序编码状态机编码方式适合于 器件；22.下列优化方法中那两种是速度优化方法： 、 单项选择题：23.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成在下面对综合的描述中， 是错误的。C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并 且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关；24.不完整的IF语句，其综合结果可实现 。A.时序电路B.双向控制电路C.条件相或的逻辑电路25.在一个VHDL设计中Idata是一个信号，数据类型为 std_logic_vector，试指出下面A.idata = 00001111B.idata = b0000_1111C.idata = XABD.idata = 160126.在V