整理第六章寄存器存储器和可编程逻辑器件.docx

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第六章寄存器、存储器和可编程逻辑器件

6.1寄存器

寄存器能暂时存放二进制代码,在数字系统中,寄存器常用来暂存中间运算结果和指令。

一、代码寄存器

由维持阻塞D触发器组成的4位代码寄存器逻辑电路图如图6.1所示。

CR是异步置0输入端（低电平有效）D0～D3为并行数码输入端，

CP为时钟脉冲Q0～Q3为并行数码输出端

图6.14位代码寄存器逻辑图

逻辑功能分析：

①异步置0端CR=0时，置0。

②同步并行置数：

D0～D3为4个输入数码，当CP上升沿到达时，D0～D3被并行置入，

Q3Q2Q1Q0=D3D2D1D0

③在CR=1,CP=0时，保持不变。

二、移位寄存器

具有存放数码和使数码逐位右移或左移的电路称作移位寄存器，又称移存器。

移位寄存器又分为单向移位寄存器和双向移位寄存器。

1．单向移位寄存器

㈠下图6.2（a）为由4个维持阻塞D触发器组成的4位右移位寄存器。

4个D触发器共用一个时钟脉冲信号，因此为同步时序逻辑电路。

数码由最左边的FF0的Dr端串行输入。

图6.2由D触发器组成的单向移位寄存器

（a）右移位寄存器（b）左移位寄存器

工作原理：

每一个触发器的输出→其右边触发器的输入，则对应每一个CP上升沿，数据右移一位。

右移位寄存器的状态表：

移位脉冲

输入数据

移位寄存器中的数

Q0Q1Q2Q3

0000

1000

0100

1010

1101

并行输出方式：

数码由Q3、Q2、Q1、Q0取出

串行输出方式：

数码从Q3取出，但需要输入4（触发器的个数）+4（数码位数）个移位脉冲才能从4位寄存器中取出存放的4位数码1011。

㈡4位左移位寄存器。

电路图见图6.2（b）所示,数码由最右边的FF3的D3端串行输入。

每一个触发器的输出→其左边触发器的输入，

则对应每一个CP上升沿，数据左移一位。

2．集成双向移位寄存器

中规模集成电路74LS194就是具有左、右移位、清零、数据并入/并出（串出）等多种功能的移位寄存器。

其管脚排列见图6.3：

图6.374LS194功能表

输入

输出

说明

CRM1M0CPDSLDSRD0D1D2D3

Q0Q1Q2Q3

0×××××××××

0000

异步置0

1××0××××××

保持

111↑××d0d1d2d3

d0d1d2d3

并行置数

101↑×1××××

1Q0Q1Q2

右移输入1

101↑×0××××

0Q0Q1Q2

右移输入0

110↑1×××××

Q1Q2Q31

左移输入1

110↑0×××××

Q1Q2Q30

左移输入0

100×××××××

保持

3．主要功能分析。

（1）异步置0功能。

当CR=0时，双向移位寄存器置0。

Q0～Q3都为0状态。

（2）保持功能。

当CR=1，CP=0。

或CR=1，M1M0=00时，双向移位寄存器保持原状态不变。

（3）同步并行送数功能。

当CR=1，M1M0=11时，在CP上升沿作用下，使D0～D3端输入的数码d0～d3并行送入寄存器，显然是同步并行送数。

（4）右移串行送数功能。

当CR=1，M1M0=01时，在CP上升沿作用下，执行右移功能，DSR端输入的数码依次送入寄存器。

（5）左移串行送数功能。

当CR=1，M1M0=10时，在CP上升沿作用下，执行左移功能，DSL端输入的数码依次送入寄存器。

结论：

置0功能最优先（异步方式）。

计数，移位，置数都需要CP的上升沿到来（同步方式）。

工作方式控制端M1M0区分四种功能:

M1M0

功能

保持

右移

左移

并行置数

三、移位寄存器的应用

利用移位寄存器可以构成计数器，下图为利用移位寄存器构成的自启动环形计数器电路图。

图6.4自启动环形计数器电路图和工作波形

（a）逻辑电路图（b）工作波形

下面分析它的工作原理。

1’写方程式

（1）驱动方程

（2）状态方程，将驱动方程代入Qn+1=D，得状态方程

2’状态转换真值表

计数脉冲

顺序

现态

次态

Q3nQ2nQ1nQ0n

Q3n+1Q2n+1Q1n+1Q0n+1

0000

0001

0010

0100

1000

0001

0010

0100

1000

0001

3’逻辑功能

①4位环形计数器只有4个有效工作状态，即只能计4个数。

②状态利用率很低：

由4个触发器组成的二进制计数器有16个不同的状态。

因此，有12个无效状态。

③能够自启动：

如由于某种原因而进入无效状态时，只要继续输入计数脉冲CP，电路就会自动返回有效状态工作。

4’工作波形（在有效状态时）。

Q0、Q1、Q2、Q3输出的波形为一组顺序脉冲（依次出现正脉冲），因此，环形计数器也是一个顺序脉冲发生器。

6．2存储器

概述

半导体存储器以其容量大、体积小、功耗低、存取速度快、使用寿命长等特点，已广泛应用于数字系统。

根据用途分为两大类：

只读存储器（ROM）、随机存取存储器（RAM）。

一、只读存储器

1．ROM的结构

图6.54×4二极管ROM结构图

（a）二极管ROM结构（b）存储矩阵示意图

ROM的一般结构如图6.5所示.它由一个二线―四线地址译码器和一个4×4的二极管存储矩阵组成。

存储矩阵由二极管或门组成，其输出为D0～D3。

A1、A0为输入的地址码，可产生W0～W34个不同的地址，W0～W3称为字线，用以选择存储的内容，D0～D3称作位线。

在W0～W3中，任一输出为高电平时，在D0～D34根线上输出一组4位二进制代码，每组代码称作一个字。

2．可编程只读存储器（PROM）

可编程只读存储器是一种用户可直接向芯片写入信息的存储器，这样的ROM称为可编程ROM，简称PROM。

向芯片写入信息的过程称为对存储器芯片编程。

3.可擦除可编程只读存储器（EPROM）它允许对芯片进行反复改写。

根据对芯片内容擦除方式的不同，可分为：

EPROM（紫外线擦除方式）数据可保持10年左右、EEPROM（也写作E2PROM），电擦除可编程方式，速度快，数据可保持10年以上时间。

图6.62716的引脚图

4.集成EPROM（2716EPROM）

图6.6为2716的引脚图，各引脚的功能如下：

A10～A0：

地址码输入端。

D7～D0：

8位数据线。

正常工作时为数据输出端，编程时为写入数据输入端。

VCC和GND：

＋5V工作电源和接地。

CS：

具有两种功能。

一是在正常工作时，为片选使能端，低电平有效。

CS=0时，芯片被选中，处于工作状态；CS=1时，芯片处于维持态。

二是在对芯片编程时，为编程控制端。

OE：

数据输出允许端，低电平有效。

OE=0时，允许读出数据；OE=1时，不能读出数据。

VPP:

编程高电压输入端。

编程时，加+25V电压，正常工作时，加+5V电压。

表EPROM2716的工作方式

工作方式

CS 、OE、VPP

数据输出端D

读数据

00+5V

数据输出

维持

1×+5V

高阻隔离

编程

50ms1+25v

数据输出

编程禁止

01+25v

高阻隔离

编程校验

00+25v

数据输出

EPROM2716的工作方式见上表

二、随机存取存储器

随机存取存储器能随时写入（存入）或读出（取出）信息,故称读写存储器RWM或随机存储器RAM,通常简称RAM.

RAM

1。

静态随机存取存储器（SRAM）的存储单元电路

每名环境影响评价工程师申请登记的类别不得超过2个。

图6.76管COMS静态存储单元原理图

（三）安全预评价程序a．存储单元

2.环境影响报告表的内容存储单元由V1～V6组成。

两个稳定状态，分别存储数据1和0。

b．列选择线Y和读／写控制电路

图中V5、V6为受列选择线Y控制的门控管，G4、G5和三态门G1～G3构成读／写控制电路。

当列选择线为低电平0时，V7、V8均截止，封锁了存储单元位线与输入/输出端的通路，使存储单元的数据不能读出，也不能被外信号改写。

当列选线为高电平1时，V7、V8导通，对存储单元可进行读/写操作，由读/写控制电路和

的状态控制。

[例题-2005年真题]《中华人民共和国环境影响评价法》规定，建设项目可能造成轻度环境影响的，应当编制（　）。

2.动态随机存取存储器（DRAM）的存储单元电路

动态存储单元是由MOS管的栅极电容C和门控管组成的。

数据以电荷的形式存储在栅极电容上，电容上的电压高表示存储数据1；电容没有储存电荷，电压为0，表明存储数据0。

因存在漏电，使电容存储的信息不能长久保持，为防止信息丢失，就必须定时地给电容补充电荷，这种操作称为“刷新”，由于要不断地刷新，所以称为动态存储。

（四）建设项目环境影响评价资质管理DRAM包括4管MOS动态存储单元电路和单管MOS动态存储单元等,单管MOS动态存储电路结构最简单,只用一个场效应管,电路如图6.8所示。

定量安全评价方法有：

危险度评价法，道化学火灾、爆炸指数评价法，泄漏、火灾、爆炸、中毒评价模型等。

图6.8单管动态存储电路

（4）列出辨识与分析危险、有害因素的依据，阐述辨识与分析危险、有害因素的过程。

3.集成随机存储器2114A、2116介绍

（1）集成静态存储器2114A

4.环境影响评价工作等级的调整

图6.92114A的电路结构框图和外引线图

在评估经济效益不能直接估算的自然资源方面，机会成本法是一种很有用的评价技术。

机会成本法特别适用于对自然保护区或具有唯一性特征的自然资源的开发项目的评估。

（a）电路结构框图（b）外引线图

D.环境影响研究报告Intel2114A是单片1K×4位（即有1K个字，每个字4位）的静态存储器（SRAM），它是双列直插18脚封装器件，采用5V供电，与TTL电平完全兼容。

（2）集成动态存储器2116

（b）

图6.102116的电路结构框图和外引线图

（a）电路结构框图（b）外引线图

Intel2116是单片16K×1位动态存储器（DRAM），是典型的单管动态存储芯片。

它是双列直插16脚封装器件，采用+12V和

5V三组电源供电，其逻辑电平与TTL兼容。

6.3可编程逻辑器件

一、PLD器件的基本结构

1。

可编程逻辑器件（简称PLD）的基本结构如图6.11所示,是由与阵列和或阵列、再加上输入缓冲电路和输出电路组成的，其中输入缓冲电路可产生输入变量的原变量和反变量，并提供足够的驱动能力。

（a）

（b）

图6.11（a）PLD的基本结构框图（b）输入缓冲电路

PLD器件中连接的习惯画法:

固定连接编程连接不连接

（连通）（被擦除）

图6.12PLD的连接表示法

PLD器件图中“与”门、“或”门的画法与传统画法不同，例如3个输入端的与门、或门画法表示在图6.13。

图6.13PLD器件图中“与”门、“或”门的画法

2．PLD器件的分类

分类

与阵列

或阵列

输出电路

可编程只读存储器PROM

可编程逻辑阵列PLA

可编程阵列逻辑PAL

通用阵列逻辑GAL

固定

可编程

固定

可组态

PROM、PAL和GAL只有一种阵列可编程，为半场可编程逻辑器件，而PLA的与阵列和或阵列均可编程，为全场可编程逻辑器件。

GAL用输出逻辑宏单元（OLMC）取代了固定输出电路，使用方便、灵活，应用广泛。

图6.14所示为PLD的阵列结构。

图6.14PLD的阵列结构

（a）PROM的阵列结构（b）PLA的阵列结构（c）PAL、GAL的阵列结构

二、可编程阵列逻辑PAL

PAL器件按其输出电路的结构来分，常用的有四种形式：

1．专用输出结构

或阵列是固定，或门输出接一个同相缓冲器时，输出函数为高电平有效（如：

PAL10H8），若接一个反相缓冲器时，输出函数为低电平有效（如PAL10L8）。

2．异步I／O输出结构

它的输出电路由一个三态门和一个互补反馈缓冲器组成

3．寄存器输出结构

它在或门输出后面接了一个同步D锁存器，锁存器Q端经三态门输出

4．异或一寄存器输出结构

它是把一组与门分为两个乘积项之和，经异或门后送到D锁存器中，再经三态门输出，同时由

端经反馈缓冲器反馈到与阵列。

这种结构适用于实现二进制计数器。

三、通用阵列逻辑GAL

1.GAL的结构特点

GAL与PAL的区别：

①PAL是PROM熔丝工艺，为一次编程器件，而GAL是E2PORM工艺，可重复编程；

②PAL的输出是固定的，而GAL用一个可编程的输出逻辑宏单元（OLMC）做为输出电路。

GAL比PAL更灵活，功能更强，应用更方便，几乎能替代所有的PAＬ器件。

2．GAL16V8的逻辑电路图

GAL16V8的逻辑电路图如图6.15所示。

图6.15GAL16V8的逻辑图

3．输出逻辑宏单元

（1）OLMC的结构

OLMC结构图见图6.16。

图6.16OLMC结构图

（2）结构控制字寄存器

下图是对OLMC编程的结构控制字寄存器，它有82位，两端各有32位为乘积项失效位，中间的18位为控制字，其中SYN和AC0各占一位，同时控制8个OLMC。

AC1（n）和XOR（n）各有8位，分别控制8个OLMC。

结构控制字寄存器

32位乘积项禁止

4位

XOR（n）

1位

SYN

8位

AC1（n）

1位

AC0

4位

XOR（n）

32位

乘积项禁止

XOR（n）:

是输出极性选择位。

共有8位，分别控制8个OLMC的输出极性。

异或门的输出D与它的输入信号B和XOR（n）之间的关系为

当XOR（n）=0时，即D=B；当XOR（n）=1时，即D=

SYN：

由它决定OLMC为时序逻辑电路（D触发器工作）还是组合逻辑电路（D触发器不工作）。

当SYN＝0时，OLMC为时序逻辑电路，此时OLMC中的D触发器处于工作状态，能够用它构成时序电路；当SYN=1时，OLMC中的D触发器处于非工作状态，因此，这时OLMC只能是组合逻辑电路。

这里要指出一点，当SYN＝0时，8个OLMC均可构成时序电路，但并不是说8个OLMC都必须构成时序电路，可以通过其它控制字，使D触发器不被使用，这样便可以构成组合逻辑输出。

但只要有一个OLMC需要构成时序逻辑电路时，就必须使SYN＝0。

AC0、AC1（n）：

与SYN相配合，用来控制输出逻辑宏单元的输出组态。

（3）OLMC的5种输出组态

SYN

AC0AC1（n）

PTMUX

TSMUX

FMUX

OMUX

组态

时序电路寄存器输出

I/O（n）

时序电路中的组合I/O输出

组合电路专用输出

I/O（m）

组合电路专用输出三态门禁止

I/O（n）

组合电路双向I/O端

窗体底端

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