基于VHDL的数字时钟设计.docx
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基于VHDL的数字时钟设计
目录之阿布丰王创作
时间:
二O二一年七月二十九日
1概述
1.1数字时钟的工作原理
数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成,分别对秒、分、小时进行计时,当计时到23时59分59秒时,再来一个计数脉冲,则计数器清零,重新开始计时.秒计数器的计数时钟CLK为1Hz的标准信号,可以由晶振发生的50MHz信号通过分频获得.当数字钟处于计时状态时,秒计数器的进位输出信号作为分钟计数器的计数信号,分钟计数器的进位输出信号又作为小时计数器的计数信号,每一秒钟发出一个中断给CPU,CPU采纳NIOS,它响应中断,并读出小时、分、秒等信息.CPU对读出的数据译码,使之静态显示在数码管上.
1.2设计任务
设计一个基于VHDL的数字时钟,具体功能要求如下:
1.在七段数码管上具有时--分--秒的依次显示.
2.时、分、秒的个位记满十向高位进一,分、秒的十位记满五向高位进一,小
时按24进制计数,分、秒按60进制计数.
3.整点报时,当计数到整点时扬声器发出响声.
4.时间设置:
可以通过按键手动调节秒和分的数值.此功能中可通过按键实现
整体清零和暂停的功能.
5.LED灯循环显示:
在时钟正常计数下,LED灯被依次循环点亮.
2系统总体方案设计
设计一个基于VHDL的数字时钟,我采纳自顶向下分模块的设计.底层为实现个弄能的模块,各模块由vhdl语言编程实现:
顶层采纳原理图形式调用.其中底层模块包括秒、分、时三个计数器模块、按键去颤动模块、按键控制模块、时钟分频模块、数码管显示模块共7个模块.设计框图如下:
图2.1数字时钟设计框图
由图2.1可以清晰的看到数字钟系统设计中各功能模块间连接关系.系统时钟50MHZ经过分频后发生1秒的时钟信号,1秒的时钟信号作为秒计数模块的输入信号,秒计数模块发生的进位信号作为分计数模块的输入信号,分计数模块的进位信号作为时计数模块的输入信号.秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块.由于设计中要使用按键进行调节时间,而按键的举措过程中存在发生得脉冲的不稳定问题,所以就牵扯到按键去颤动的问题,对此系统中设置了按键去颤动模块,按键去颤动模块发生稳定的脉冲信号送入按键控制模块,按键控制模块根据按键的举措对秒、分、时进行调节.
3VHDL模块电路设计
3.1模块实现
由数字钟的顶层设计原理图可知:
系统的外部输入即为系统的时钟信号CLK=50MHZ,系统的外部输出有蜂鸣器信号buzzer,LED显示信号LED[3..1]和shan(与按键去颤动模块的o3相连),数码管显示信号xianshi[7..0],数码管位选信号xuanze[7..0].
下面将对内部功能模块进行详细说明,(本设计共包括5个模块):
3.1.1分频模块pinlv
对系统的时钟50MHZ进行分频,设置分歧长度的计数值,当系统时钟clk有变动时计数器开始计数,当计数到某个值时输出一个信号,计数值分歧输出信号的周期也就分歧,从而实现了对系统时钟进行分歧的分频,发生分歧频率的信号.
由VHDL语言生成的模块图和法式说明如下:
图3.1分频模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitypinlvis
port(clk:
instd_logic;--系统时钟输入端口
clk2ms:
outstd_logic;
clk500ms:
outstd_logic;
clk1s:
outstd_logic);--各频率信号的输出端口
end;
architecturebehofpinlvis
begin
p1:
process(clk);--进程p1
variablecount1:
integerrange0to49999999;
begin
if(clk'eventandclk='1')thencount1:
=count1+1;--在clk的上升沿计数
ifcount1<=24999999thenclk1s<='0';
elsifcount1<=49999999thenclk1s<='1';
elsecount1:
=0;--发生周期为1s的时钟信号
clk500ms<='0';
elsifcount3<=24999999thenclk500ms<='1';
elsecount3:
=0;--发生周期为500ms的时钟信号
endif;
endif;
endprocessp1;--结束进程p1
p2:
process(clk);--进程p2
variablecount2:
integerrange0to99999;
begin
if(clk'eventandclk='1')thencount2:
=count2+1;--在clk上升沿计数
ifcount2<=49999thenclk2ms<='0';
elsifcount2<=99999thenclk2ms<='1';--发生周期为2ms的扫描信号
endif;
endif;
endprocessp2;--结束进程p2
p3:
process(clk);--进程p3
variablecount3:
integerrange0to24999999;
begin
if(clk'eventandclk='1')thencount3:
=count3+1;--在clk上升沿计数
ifcount3<=12499999then
endif;
endif;
endprocessp3;
endbeh;
3.1.2按键去颤动模块qudou
本设计用到FPGA开发板上的四个按键,由于按键有反应时间、颤动的问题,可能当按键被按一次时而系统感应到几次,造成误差.所以应该进行按键消抖的处置,让每按一次键系统只感应到一次按键.可以采纳软件延时,触发反相器等方式进行消除颤动,本设计中采纳软件延时的方式.
由VHDL语言生成的模块图和法式说明如下:
图3.2按键去颤动模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityqudouis
port(clk,k1,k2,k3,k4:
instd_logic;
o1,o2,o3,o4:
outstd_logic);--设置按键输入信号输出端口
end;
architecturebehofqudouis
begin
process(clk,k1,k2,k3,k4)
variablecant1:
integer;
variablecant2:
integer;
variablecant3:
integer;
variablecant4:
integer;
begin
ifclk'eventandclk='1'then
ifk1='1'thencant1:
=0;
endif;--设置计数初值
ifk2='1'thencant2:
=0;
endif;--设置计数初值
ifk3='1'thencant3:
=0;--设置计数初值
endif;
ifk4='1'thencant4:
=0;
endif;--设置计数初值
ifcant1>2499999theno1<='0';
elseo1<='1';--延时0.5s
endif;
ifcant2>2499999theno2<='0';
elseo2<='1';--延时0.5s
endif;
ifcant3>2499999theno3<='0';
elseo3<='1';--延时0.5s
endif;
ifcant4>2499999theno4<='0';
elseo4<='1';--延时0.5s
endif;
cant1:
=cant1+1;--加一计数
cant2:
=cant2+1;--加一计数
cant3:
=cant3+1;--加一计数
cant4:
=cant4+1;--加一计数
endif;
endprocess;
endbeh;
3.1.3按键控制模块self1
本设计中使用了两个按键进行对时钟的暂停和调秒把持,当ok2按下时时钟暂停,再按ok3则进行秒个位的加一计数,每按一次进行加一处置.当调节好时间后,在按ok2键重新开始计数.
由VHDL语言生成的模块图和法式说明如下:
图3.3按键控制模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityself1is
port(
c:
instd_logic;
ok2:
instd_logic;
ok3:
instd_logic;
ck:
outstd_logic);
end;--设置端口
architecturebeaofself1is
signalm:
std_logic;
signalt:
std_logic;
begin
p1:
process(ok2,ok3,c);--ok2和ok3触发进程
begin
ifok2'eventandok2='0'thenm<=notm;--由ok2的举措发生m的电平信号
endif;
ifm='1'thenck<=not(ok3);--把按键ok3的脉冲信号给输出
elseck<=c;--否则把正常计数时钟给输出
endif;
endprocessp1;--结束进程
endbea;
3.1.4秒、分六十进制模块cantsixty
本设中秒、分的六十进制是由个位的十进制和十位的六进制进行组合实现的.当个位记到9时自意向高位进一,同时个位自动清零.当十位记到5而且个位记到9时,自动发生一个进位脉冲,同时个位和十位分别从零开始重新计数.
由VHDL语言生成的模块图和法式说明如下:
图3.4六十进制模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycantsixtyis
port(clk:
instd_logic;
reset:
instd_logic;
out1:
outstd_logic_vector(3downto0);
out2:
outstd_logic_vector(3downto0);
c:
outstd_logic);
end;
architecturebehofcantsixtyis
signalss1,ss2:
std_logic_vector(3downto0);
begin
p1:
process(clk,reset)
begin
if(reset='0')thenss1<="0000";ss2<="0000";
elsif(clk'eventandclk='1')then
ifss1="1001"andss2="0101"thenc<='1';--当计数到59时发生进位信号
elsec<='0';--否则不发生
endif;
ifss1="1001"thenss1<="0000";
ifss2="0101"thenss2<="0000";
elsess2<=ss2+1;
endif;
elsess1<=ss1+1;--计数过程
endif;
endif;
endprocessp1;--结束进程
out1<=ss1;out2<=ss2;--把信号送输出
endbeh;
3.1.5时计数模块hourtwenty
时计数模块是二十四进制相对复杂一点,因为当十位0或着1时个位需要记到9并发生进位信号,当十位是2时,个位记到3时,就全部从零开始重新计数.即是在十位为分歧值时个位两种计数过程.
由VHDL语言生成的模块图和法式说明如下:
图3.5时计数模块
3.1.6秒、分、时组合后的模块
把设计的秒、分、时模块连接起来,再通过仿真验证,各模块间的进位是否正确
连接后的原理图如下
图3.6秒、分、时组合后原理图
3.1.7数码管显示模块
本模块中包括数码管的段选和位选设计,Led灯循环设计,以及整点报时的设计.模块的输入信号有数码管扫描频率clk2ms,秒、分、时各模块的个位和十位输入,以及由分模块向时模块发生的进位脉冲信号.
由VHDL语言生成的模块图和法式说明如下:
图3.7数码管显示原理图
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityqudongis
port(s1,s2,m1,m2,h1,h2:
instd_logic_vector(3downto0);
clk2ms:
instd_logic;
xiang:
instd_logic;
signalsel:
std_logic_vector(2downto0);
signalA:
std_logic_vector(3downto0);
signalt:
std_logic_vector(11downto0);
signalf:
std_logic_vector(1downto0);
signalcount1:
std_logic_vector(1downto0);
begin
p1:
process(clk2ms)
begin
ifclk2ms'eventandclk2ms='1'thensel<=sel+1;t<=t+1;
ift="110010000000"thent<=(others=>'0');
endif;
endif;
f<=t(11)&t(10);
iff="01"thenled(3)<='0';elseled(3)<='1';
endif;
iff="10"thenled
(2)<='0';elseled
(2)<='1';
endif;
iff="11"thenled
(1)<='0';elseled
(1)<='1';
endif;--led的循环显示设计
endprocessp1;
p2:
process(sel,s1,s2,m1,m2,h1,h2)
begin
caseselis
when"000"=>xuanze<="11111110";A<=s1;--秒个位在数码管1上显示
when"001"=>xuanze<="11111101";A<=s2;--秒十位在数码管2上显示
when"010"=>xuanze<="11111011";A<="1010";--数码管3上显示横杠
when"011"=>xuanze<="11110111";A<=m1;--分个位在数码管4上显示
when"100"=>xuanze<="11101111";A<=m2;--分十位在数码管5上显示
when"101"=>xuanze<="11011111";A<="1011";--数码管6上显示横杠
when"110"=>xuanze<="10111111";A<=h1;--时个位在数码管7上显示
when"111"=>xuanze<="01111111";A<=h2;--时十位在数码管8上显示
whenothers=>null;
endcase;
endprocessp2;
p3:
process(A)
begin
caseAis
when"0000"=>xianshi<="11000000";--显示0
when"0001"=>xianshi<="11111001";--显示1
when"0010"=>xianshi<="10100100";--显示2
when"0011"=>xianshi<="10110000";--显示3
when"0100"=>xianshi<="10011001";--显示4
when"0101"=>xianshi<="10010010";--显示5
when"0110"=>xianshi<="10000010";--显示6
when"0111"=>xianshi<="11111000";--显示7
when"1000"=>xianshi<="10000000";--显示8
when"1001"=>xianshi<="10010000";--显示9
when"1010"=>xianshi<="10111111";--显示--
when"1011"=>xianshi<="10111111";--显示--
whenothers=>null;--数码管的段选设计
endcase;
endprocessp3;
P4:
process(xiang)
begin
ifxiang='1'thenbuzzer<='0';--当进位信号xiang为1时就把低电平给buzzer让蜂鸣器响
elsebuzzer<='1';--否则把高电平给buzzer不给蜂鸣器触发信号
endif;
endprocessp4;--结束进程
endbehav;
3.2
数字钟的顶层设计原理图
图3.
8数字钟的顶层设计原理图
3.3系统仿真与调试
将调试好的法式下载到实验板上进行验证,到达了设计的各项功能.时钟准确计数,各模块的进位也正确,当按下实验板上的key1键时系统复位清零,实验板上的key2键可实现系统的暂停和开始,在系统暂停的状态下,按key3键可实现调节秒计数,每按一次计数加一,key4键可实现调节分模块,每按一次计数加一,长按则一直加,当到达整点时,蜂鸣器发声.其中一些模块在QuartusII下的仿真如下:
1).按键去颤动仿真:
图3.9按键去颤动仿真效果图
由于0.5s太长,在本仿真中设置了很小的一个量10clk,从图中可以看出基本实现了按键去颤动的效果.无论按键怎么颤动,输出总是坚持稳态10clk,当下一个触发来了以后,就可以触发单稳态.
2).六十进制波形仿真:
图3.10六十进制波形仿真图
由上图可见,当1s的时钟信号加入时,个位out1从0到9不竭循环,而且当个位out1记到9时发生一个进位信号使十位out2加一,以此类推就实现了六十进制计数.基本到达了正确计数的理想效果.
3).二十四进制波形仿真:
图3.11二十四进制波形仿真图
由上图看出十位为0或1时,个位记到9时,十位才进行加一计数,但当十位为2时,个位记到3时,十位酿成了0,个位又从0重新开始计数,这样就实现了二十四进制的计数.从图形的显示波形可知,设计基本到达了正确计数的功能.
4).秒、分、时组合后波形仿真:
图3.12秒、分、时组合后仿真波形图
结束语
这个实验带给我的体会很多也很深,我以前没有对数字时钟进行系统的设计,这次自力的设计,我遇到了很多问题,也走了很多弯路,还好最后终于通过自己的努力看到了理想的结果.通过实验,我对EDA技术和FPGA技术有了更进一步的理解,掌握了FPGA的条理化设计电路的方法,掌握了用VHDL语言编写各个功能模块并通过波形确定电路设计是否正确.掌握了下载验到目标器件的过程.
实验中遇到的问题很多,有的是很基础的但我却不知道,例如数码管的扫描频率,刚开始时数码管不显示,我找了很多原因都没想到是扫描频率的问题,浪费了很多时间.还有分频的时候,看过很多分频的电路法式,但那些其实不是都可以实现准确的分频,需要通过波形进行验证.还有计数器的设计,我用了很长时间才编写出来,现在看看,也没有那么难了.
总之,我很感谢这次实验可以给我这样的机会,这个实验给了我很对的收获,我相信这会对我以后的学习和工作都有帮手.
参考文献
[1]周立功,SOPC嵌入式系统基础教程,北京航空航天年夜学出书社,2008.4
[2]周立功,SOPC嵌入式系统实验教程,北京航空航天年夜学出书社,2006.7
[3]张志刚,FPGA与SOPC设计教程—DE实践,西安电子科技年夜学出书社,2007
[4]潘松黄继业,EDA技术实用教程,科学出书社,2006.8
[5]华清远见嵌入式培训中心,FPGA应用开发入门与典范实例,人民邮电出书社,2008.6
致谢
非常感谢李老师对我们的细心详细的指导,要不是李老师很仔细的检查我的课程设计,并从中发现我的诸多毛病,我现在也没法这么快的把课程设计完成.
李老师为人随和亲切,上课时总是不忘记鼓励我们,老师非常耐心地给我们讲了这次课程设计应该要注意的处所,我们应该用什么心态去看待这次的课程设计,他说对课程设计对电子科学与技术专业的学生是有很年夜帮手的,这可以提高我们的入手能力和协同能力,所以李老师要求我们一定要认真看待!
老师的鼓励使我认识到以后还要多学习各种电子方面的书籍,多进行把持,提高入手能力和理论水平!
在这次课程设计中我也遇到了比力多的问题,不外李老师每次都是诲人不倦给我们批改了,经过李老师的仔细批改,年夜部份的毛病都解决了.老师无微不至的关怀和谆谆的教诲,高深的学术造诣让我获益匪浅,也让我学到了很多的关于课程设计的贵重的经验,这是一生受益的事情!
所以,再一次由衷的的感谢李老师,谢谢!
附录源法式代码
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityszzis
port(clk,k1,k2,k3,k4,c1,c2,ok2,ok3,reset1,reset2,clk2ms,xiang:
instd_logic;
s1,s2,m1,m2,h1,h2:
instd_logic_vector(3downto0);
clk2ms,clk500ms,clk1s,o1,o2,o3,o4,ck:
outstd_logic;
out1,out2,out3,out4:
outstd_logic_vector(3downto0);
xuanze,xianshi:
outstd_logic_vector(7downto0));
endszz
architectureoneofszzis
signalm,t1:
std_logic;
signalhh1,hh2,ss1,ss2,A:
std_logic_vector(3downto0);
signalsel:
std_logic_vector(2downto0);
signalt2:
std_