常用电路的EMC设计.docx
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常用电路的EMC设计
.常用电路的EMC设计
A.电源电路
电源电路设计中,功能性设计主要考虑温升和纹波大小。
温升大小由结构散热和效率决定;输出纹波除了采用输出滤波外,输出滤波电容的选取也很关键:
大电容一般采用低ESR电容,小电容采用0.1UF和1000pF共用。
电源电路设计中,电磁兼容设计是关键设计。
主要涉及的电磁兼容设计有:
传导发射和浪涌。
用下列电路:
Cx1和Cx2为X电容,防止差模干扰。
差模干扰大时,可增加其值进行抑制;Cy1和Cy2为Y电容,防止共模干扰。
共模干扰大时,可增加其值进
行抑制。
需要注意的是,如自行设计滤波电路,Y电容不可设计在输入端,也不可双端都加Y电容浪涌设计一般采用压敏电阻。
差模可根据电源输入耐压选取;共模需要电源输入耐压和产品耐压测试综合考虑。
当浪涌能量大时,也可考虑压敏电阻(或TVS)与放电管组合设计。
1电源输入部分的EMC设计
应遵循①先防护后滤波;②CLASSB规格要求的电源输入端推荐两级滤波电路,且尽量靠近输入端;③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路;如果一定有采样电路,采样电路应额外增加了足够的滤波电路。
原因说明:
1先防护后滤波:
第一级防护器件应在滤波器件之前,防止滤波器件在浪涌、防雷测试中损坏,或导致滤波参数偏离,第二级保护器件可以放在滤波器件的后面;选择防护器件时,还应考虑个头不要太大,防止滤波器件在PCB布局时距离接口太远,起不到滤波效果。
2CLASSB规格要求的电源输入端推荐两级滤波电路,且尽量靠近输入端:
CLASSB要求比CLASSA要求小10dB,即小3倍,所以应有两级滤波电路;
CLASSA规格要求至少一级滤波电路;所谓一级滤波电路指包含一级共模电
感的滤波电路
3在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路;如果
定有采样电路,采样电路应额外增加了足够的滤波电路:
如果采用电路精度很高,必须从电源输入口进行采样时,必须增加额外滤波电路。
2电源输出部分的EMC设计应遵循①电源模块输出一定要求有滤波措施,推荐使用共模电感或差模电感;
②长距离电源走线是否预留足够电容组10uF/0.1uF或1uF/0.01uF,应考虑PCB板每间隔187.5px放置一对原因说明:
①电源模块输出一定要求有滤波措施,推荐使用共模电感或差模电感:
用共模电感进行滤波,防止开关电源的噪声串到整个单板的电源、地上;
用磁珠进行滤波,防止开关电源的噪声串到整个单板的电源、地上;
在电源输出端设计Y电容时,需斟酌,如有螺钉可使Y电容就近接地时,可
考虑增加,否则不用②长距离电源走线是否预留足够电容组10uF/0.1uF或1uF/0.01uF,应考虑PCB板每间隔187.5px放置一对:
当电源模块有多路电源输出时,比如提供给通讯接口的通讯电源、地,提供给传感器供电的12V、24V电源、地,提供给继电器驱动用的12V电源、地,均会存在长距离走线问题,为了使电源、地之间的阻抗最小,且回路最小,应每隔187.5px增加一对电容
3电源转换芯片的EMC设计
应遵循电源转换芯片输入输出端应并联BULK电容和去耦电容;电容容值应
依据芯片手册推荐,或者依据驱动能力来估算;开关转换芯片输出应考虑磁
珠进行滤波
B.接口电路
接口电路多种多样,一般需电缆引出的接口电路需要较完备的电磁兼容设计,如CAN总线、RS485总线;其他的接口电路如RS232、USB等一般采用磁珠加TVS管设计
1RS485/CAN接口设计
RS485接口标准电路如下:
在具体设计中,R1/R2用自恢复保险丝,保护效果更好。
一般不使用放电管;TVS管可作为预留设计(取决于驱动芯片内部是否包含TVS管)。
需要注意的是,共模电容需设计在接口端,这样做的原因是抑制外部的传导
干扰和快速脉冲群干扰,以免其对RS485数据通信产生扰乱。
CAN接口保护时,TVS和电容参数略有不同。
RS-485总线共模电压范围为-7~+12V;
CAN总线的共模电压为-2~+7V。
2RS232接口设计
RS232接口标准电路如下:
485/CAN差分接口优先选用共模电感或者磁珠进行滤波,232接口用磁珠进行滤波;滤波电路尽量靠近端口,磁珠或共模电感到端子间PCB走线长度小于62.5px;如防护器件过多,磁珠到端子间PCB走线长度距离大于62.5px,则应在最靠近接口处增加Y电容或高压电容进行滤波,Y电容要满足耐压要求;如果采用屏蔽电缆,屏蔽层要接PGND;需要接出到端子的通讯地需要经过滤波。
3USB接口设计
USB接口标准电路如下:
具体设计中,共模电感一般用磁珠代替;C1、C2共模电容为预留设计,当
USB口有辐射输出干扰时,C1、C2可对其进行抑制。
需要注意的是,因USB数据速率高,选用TVS时必须采用低电容的TVS管,
TVS管最少能承受8KV以上的接触静电放电。
4S_VIDEO接口设计
S_VIDEO接口标准电路如下:
磁珠电容可根据实际情况进行参数调整
5以太网接口设计以太网接口标准电路如下:
当网口变压器共模抑制比较差或需要通过的标准比较严酷时,需要增加L1、
L2共模电感;C9、C10、C11、C12为预设计,根据实际的情况增加,般不需要增加;C2、C3为与设计,根据是实际的情况增加或调整。
C.时钟晶体电路
时钟晶体电路一般有两种:
无源晶体电路和有源震荡器电路。
时钟晶体电路一般是辐射发射的干扰源。
1无源晶体
无源晶体标准电路如下:
在实际设计时,R3电阻和C3电容为预留设计。
R3电阻可帮助启震;C3电容可改善震荡信号质量。
2有源震荡器
标准电路如下:
实际设计时,C1是预留设计。
C1电容可改善震荡器输出信号质量供电磁珠一般不可缺省,其作用时防止震荡器的高频信号通过电源污染外部电路时钟芯片电源管脚采用LC滤波电路或者PI滤波电路;晶体外壳要做接地设
计;时钟信号分叉时在分叉后每路都设置匹配电阻,匹配电阻靠近时钟芯片;
T型网络,或采用末端匹配。
.常用电路PCB设计的EMC考虑
A.器件的布局在PCB设计的过程中,从EMC角度,首先要考虑三个主要因素:
输入/输出引脚的个数,器件密度和功耗。
一个实用的规则是片状元件所占面积为基片的
20%,每平方英寸耗散功率不大于2W。
在器件布置方面,原则上应将相互有关的器件尽量靠近,将数字电路、模拟电路及电源电路分别放置,将高频电路与低频电路分开。
易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路。
对时钟电路和高频电路等主要干扰和辐射源应单独安排,远离敏感电路。
输入输出芯片要位于接近混合电路封装的I/O出口处。
高频元器件尽可能缩短连线,以减少分布参数和相互间的电磁干扰,易受干扰元器件不能相互离得太近,输入输出尽量远离。
震荡器尽可能靠近使用时钟芯片的位置,并远离信号接口和低电平信号芯片。
元器件要与基片的一边平行或垂直,尽可能使元器件平行排列,这样不仅会减小元器件之间的分布参数,也符合混合电路的制造工艺,易于生产。
在混合电路基片上电源和接地的引出焊盘应对称布置,最好均匀地分布许多电
源和接地的I/O连接。
裸芯片的贴装区连接到最负的电位平面。
在选用多层混合电路时,电路板的层间安排随着具体电路改变,但一般具有以
下特征。
(1)电源和地层分配在内层,可视为屏蔽层,可以很好地抑制电路板上固有的共
模RF干扰,减小高频电源的分布阻抗。
(2)板内电源平面和地平面尽量相互邻近,一般地平面在电源平面之上,这样可以利用层间电容作为电源的平滑电容,同时接地平面对电源平面分布的辐射电流起到屏蔽作用。
(3)布线层应尽量安排与电源或地平面相邻以产生通量对消作用。
B.PCB走线
在电路设计中,往往只注重提高布线密度,或追求布局均匀,忽视了线路布局对预防干扰的影响,使大量的信号辐射到空间形成干扰,可能会导致更多的电磁兼容问题。
因此,良好的布线是决定设计成功的关键。
1地线的布局
地线不仅是电路工作的电位参考点,还可以作为信号的低阻抗回路。
地线上较常见的干扰就是地环路电流导致的地环路干扰。
解决好这一类干扰问题,就等
于解决了大部分的电磁兼容问题。
地线上的噪音主要对数字电路的地电平造成影响,而数字电路输出低电平时,对地线的噪声更为敏感。
地线上的干扰不仅可能引起电路的误动作,还会造成传导和辐射发射。
因此,减小这些干扰的
重点就在于尽可能地减小地线的阻抗(对于数字电路,减小地线电感尤为重要)地线的布局要注意以下几点:
(1)根据不同的电源电压,数字电路和模拟电路分别设置地线。
(2)公共地线尽可能加粗。
在采用多层厚膜工艺时,可专门设置地线面,这样有助于减小环路面积,同时也降低了接受天线的效率。
并且可作为信号线的屏蔽体。
(3)应避免梳状地线,这种结构使信号回流环路很大,会增加辐射和敏感度,并且芯片之间的公共阻抗也可能造成电路的误操作。
(4)板上装有多个芯片时,地线上会出现较大的电位差,应把地线设计成封闭环路,提高电路的噪声容限。
(5)同时具有模拟和数字功能的电路板,模拟地和数字地通常是分离的,只在电源处连接。
2电源线的布局
一般而言,除直接由电磁辐射引起的干扰外,经由电源线引起的电磁干扰最为常见。
因此电源线的布局也很重要,通常应遵守以下规则。
(1)电源线尽可能靠近地线以减小供电环路面积,差模辐射小,有助于减小电路
交扰。
不同电源的供电环路不要相互重叠。
(2)采用多层工艺时,模拟电源和数字电源分开,避免相互干扰。
不要把数字电源与模拟电源重叠放置,否则就会产生耦合电容,破坏分离度。
(3)电源平面与地平面可采用完全介质隔离,频率和速度很高时,应选用低介电常数的介质浆料。
电源平面应靠近接地平面,并安排在接地平面之下,对电源
平面分布的辐射电流起到屏蔽作用。
(4)芯片的电源引脚和地线引脚之间应进行去耦。
去耦电容采用0.01uF的片式电容,应贴近芯片安装,使去耦电容的回路面积尽可能减小。
(5)选用贴片式芯片时,尽量选用电源引脚与地引脚靠得较近的芯片,可以进一
步减小去耦电容的供电回路面积,有利于实现电磁兼容。
3信号线的布局
在使用单层薄膜工艺时,一个简便适用的方法是先布好地线,然后将关键信号,如高速时钟信号或敏感电路靠近它们的地回路布置,最后对其它电路布线。
信
号线的布置最好根据信号的流向顺序安排,使电路板上的信号走向流畅。
如果要把EMI减到最小,就让信号线尽量靠近与它构成的回流信号线,使回路面积尽可能小,以免发生辐射干扰。
低电平信号通道不能靠近高电平信号通道和无滤波的电源线,对噪声敏感的布线不要与大电流、高速开关线平行。
如果可能,把所有关键走线都布置成带状线。
不相容的信号线(数字与模拟、高速
与低速、大电流与小电流、高电压与低电压等)应相互远离,不要平行走线。
信号间的串扰对相邻平行走线的长度和走线间距极其敏感,所以尽量使高速信
号线与其它平行信号线间距拉大且平行长度缩小。
导带的电感与其长度和长度的对数成正比,与其宽度的对数成反比。
因此,导带要尽可能短,同一元件的各条地址线或数据线尽可能保持长度一致,作为电
路输入输出的导线尽量避免相邻平行,最好在之间加接地线,可有效抑制串扰。
低速信号的布线密度可以相对大些,高速信号的布线密度应尽量小。
在多层厚膜工艺中,除了遵守单层布线的规则外还应注意:
尽量设计单独的地线面,信号层安排与地层相邻。
不能使用时,必须在高频或敏感电路的邻近设置一根地线。
分布在不同层上的信号线走向应相互垂直,这
样可以减少线间的电场和磁场耦合干扰;同一层上的信号线保持一定间距,最好用相应地线回路隔离,减少线间信号串扰。
每一条高速信号线要限制在同一层上。
信号线不要离基片边缘太近,否则会引起特征阻抗变化,而且容易产生边缘场,增加向外的辐射。
4时钟线路的布局
时钟电路在数字电路中占有重要地位,同时又是产生电磁辐射的主要来源。
一个具有2ns上升沿的时钟信号辐射能量的频谱可达160MHz。
因此设计好时钟电路是保证达到整个电路电磁兼容的关键。
关于时钟电路的布局,有以下注意事项:
(1)不要采用菊花链结构传送时钟信号,而应采用星型结构,即所有的时钟负载
直接与时钟功率驱动器相互连接。
(2)所有连接晶振输入/输出端的导带尽量短,以减少噪声干扰及分布电容对晶振的影响。
(3)晶振电容地线应使用尽量宽而短的导带连接至器件上;离晶振最近的数字
地引脚,应尽量减少过孔。