PCB布线基本原则.docx

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PCB布线基本原则

PCB布线规则

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推荐1.一般规则

1.1PCB板上预划分数字、模拟、DAA信号布线区域。

1.2数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。

1.3高速数字信号走线尽量短。

1.4敏感模拟信号走线尽量短。

1.5合理分配电源和地。

1.6DGND、AGND、实地分开。

1.7电源及临界信号走线使用宽线。

1.8数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。

2.元器件放置

2.1在系统电路原理图中：

a）划分数字、模拟、DAA电路及其相关电路；

b）在各个电路中划分数字、模拟、混合数字/模拟元器件；

c）注意各IC芯片电源和信号引脚的定位。

2.2初步划分数字、模拟、DAA电路在PCB板上的布线区域（一般比例2/1/1），数字、模拟元器件及其相应走线尽量远离并限定在各自的布线区域内。

Note:

当DAA电路占较大比重时，会有较多控制/状态信号走线穿越其布线区域，可根据当地规则限定做调整，如元器件间距、高压抑制、电流限制等。

2.3初步划分完毕後，从Connector和Jack开始放置元器件：

a）Connector和Jack周围留出插件的位置；

b）元器件周围留出电源和地走线的空间；

c）Socket周围留出相应插件的位置。

2.4首先放置混合型元器件（如Modem器件、A/D、D/A转换芯片等）：

a）确定元器件放置方向，尽量使数字信号及模拟信号引脚朝向各自布线区域；

b）将元器件放置在数字和模拟信号布线区域的交界处。

2.5放置所有的模拟器件：

a）放置模拟电路元器件，包括DAA电路；

b）模拟器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信号走线的一面；

c）TXA1、TXA2、RIN、VC、VREF信号走线周围避免放置高噪声元器件；

d）对於串行DTE模块，DTEEIA/TIA-232-E

系列接口信号的接收/驱动器尽量靠近Connector并远离高频时钟信号走线，以减少/避免每条线上增加的噪声抑制器件，如阻流圈和电容等。

2.6放置数字元器件及去耦电容：

a）数字元器件集中放置以减少走线长度；

b）在IC的电源/地间放置0.1uF的去耦电容，连接走线尽量短以减小EMI；

c）对并行总线模块，元器件紧靠

Connector边缘放置，以符合应用总线接口标准，如ISA总线走线长度限定在2.5in；

d）对串行DTE模块，接口电路靠近Connector；

e）晶振电路尽量靠近其驱动器件。

2.7各区域的地线，通常用0Ohm电阻或bead在一点或多点相连。

3.信号走线

3.1Modem信号走线中，易产生噪声的信号线和易受干扰的信号线尽量远离，如无法避免时要用中性信号线隔离。

Modem易产生噪声的信号引脚、中性信号引脚、易受干扰的信号引脚如下表所示：

3.2数字信号走线尽量放置在数字信号布线区域内；

模拟信号走线尽量放置在模拟信号布线区域内；

（可预先放置隔离走线加以限定，以防走线布出布线区域）

数字信号走线和模拟信号走线垂直以减小交叉耦合。

3.3使用隔离走线（通常为地）将模拟信号走线限定在模拟信号布线区域。

a）模拟区隔离地走线环绕模拟信号布线区域布在PCB板两面，线宽50-100mil；

b）数字区隔离地走线环绕数字信号布线区域布在PCB板两面，线宽50-100mil，其中一面PCB板边应布200mil宽度。

3.4并行总线接口信号走线线宽>10mil（一般为12-15mil），如/HCS、/HRD、/HWT、/RESET。

3.5模拟信号走线线宽>10mil（一般为12-15mil），如MICM、MICV、SPKV、VC、VREF、TXA1、TXA2、RXA、TELIN、TELOUT。

3.6所有其它信号走线尽量宽，线宽>5mil（一般为10mil），元器件间走线尽量短（放置器件时应预先考虑）。

3.7旁路电容到相应IC的走线线宽>25mil，并尽量避免使用过孔。

3.8通过不同区域的信号线（如典型的低速控制/状态信号）应在一点（首选）或两点通过隔离地线。

如果走线只位於一面，隔离地线可走到PCB的另一面以跳过信号走线而保持连续。

3.9高频信号走线避免使用90度角弯转，应使用平滑圆弧或45度角。

3.10高频信号走线应减少使用过孔连接。

3.11所有信号走线远离晶振电路。

3.12对高频信号走线应采用单一连续走线，避免出现从一点延伸出几段走线的情况。

3.13DAA电路中，穿孔周围（所有层面）留出至少60mil的空间。

3.14清除地线环路，以防意外电流回馈影响电源。

4.电源

4.1确定电源连接关系。

4.2数字信号布线区域中，用10uF电解电容或钽电容与0.1uF瓷片电容并联後接在电源/地之间.在PCB板电源入口端和最远端各放置一处，以防电源尖峰脉冲引发的噪声干扰。

4.3对双面板，在用电电路相同层面中，用两边线宽为200mil的电源走线环绕该电路。

（另一面须用数字地做相同处理）

4.4一般地，先布电源走线，再布信号走线。

5.地

5.1双面板中，数字和模拟元器件（除DAA）周围及下方未使用之区域用数字地或模拟地区域填充，各层面同类地区域连接在一起，不同层面同类地区域通过多个过孔相连:

ModemDGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。

5.2四层板中，使用数字和模拟地区域覆盖数字和模拟元器件（除DAA）；ModemDGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。

5.3如设计中须EMI过滤器，应在接口插座端预留一定空间，绝大多数EMI器件（Bead/电容）均可放置在该区域;未使用之区域用地区域填充，如有屏蔽外壳也须与之相连。

5.4每个功能模块电源应分开。

功能模块可分为：

并行总线接口、显示、数字电路（SRAM、EPROM、Modem）和DAA等，每个功能模块的电源/地只能在电源/地的源点相连。

5.5对串行DTE模块，使用去耦电容减少电源耦合，对电话线也可做相同处理。

5.6地线通过一点相连，如可能，使用Bead；如抑制EMI需要，允许地线在其它地方相连。

5.7所有地线走线尽量宽，25-50mil。

5.8所有IC电源/地间的电容走线尽量短，并不要使用过孔。

6.晶振电路

6.1所有连到晶振输入/输出端（如XTLI、XTLO）的走线尽量短，以减少噪声干扰及分布电容对Crystal的影响。

XTLO走线尽量短，且弯转角度不小於45度。

（因XTLO连接至上升时间快，大电流之驱动器）

6.2双面板中没有地线层，晶振电容地线应使用尽量宽的短线连接至器件上离晶振最近的DGND引脚，且尽量减少过孔。

6.3如可能，晶振外壳接地。

6.4在XTLO引脚与晶振/电容节点处接一个100Ohm电阻。

6.5晶振电容的地直接连接至Modem的GND引脚，不要使用地线区域或地线走线来连接电容和Modem的GND引脚。

7.使用EIA/TIA-232接口的独立Modem设计

7.1使用金属外壳。

如果须用塑料外壳，应在内部贴金属箔片或喷导电物质以减小EMI。

7.2各电源线上放置相同模式的Choke。

7.3元器件放置在一起并紧靠EIA/TIA-232接口的Connector。

7.4所有EIA/TIA-232器件从电源源点单独连接电源/地。

电源/地的源点应为板上电源输入端或调压芯片的输出端。

7.5EIA/TIA-232电缆信号地接至数字地。

针对模拟信号，再作一些详细说明：

模拟电路的设计是工程师们最头疼、但也是最致命的设计部分，尽管目前数字电路、大规模集成电路的发展非常迅猛，但是模拟电路的设计仍是不可避免的，有时也是数字电路无法取代的，例如RF射频电路的设计！

这里将模拟电路设计中应该注意的问题总结如下，有些纯属经验之谈，还望大家多多补充、多多批评指正！

...

（1）为了获得具有良好稳定性的反馈电路，通常要求在反馈环外面使用一个小电阻或扼流圈给容性负载提供一个缓冲。

（2）积分反馈电路通常需要一个小电阻（约560欧）与每个大于10pF的积分电容串联。

（3）在反馈环外不要使用主动电路进行滤波或控制EMC的RF带宽，而只能使用被动元件（最好为RC电路）。

仅仅在运放的开环增益比闭环增益大的频率下，积分反馈方法才有效。

在更高的频率下，积分电路不能控制频率响应。

（4）为了获得一个稳定的线性电路，所有连接必须使用被动滤波器或其他抑制方法（如光电隔离）进行保护。

（5）使用EMC滤波器，并且与IC相关的滤波器都应该和本地的0V参考平面连接。

（6）在外部电缆的连接处应该放置输入输出滤波器，任何在没有屏蔽系统内部的导线连接处都需要滤波，因为存在天线效应。

另外，在具有数字信号处理或开关模式的变换器的屏蔽系统内部的导线连接处也需要滤波。

（7）在模拟IC的电源和地参考引脚需要高质量的RF去耦，这一点与数字IC一样。

但是模拟IC通常需要低频的电源去耦，因为模拟元件的电源噪声抑制比（PSRR）在高于1KHz后增加很少。

在每个运放、比较器和数据转换器的模拟电源走线上都应该使用RC或LC滤波。

电源滤波器的拐角频率应该对器件的PSRR拐角频率和斜率进行补偿，从而在整个工作频率范围内获得所期望的PSRR。

（8）对于高速模拟信号，根据其连接长度和通信的最高频率，传输线技术是必需的。

即使是低频信号，使用传输线技术也可以改善其抗干扰性，但是没有正确匹配的传输线将会产生天线效应。

（9）避免使用高阻抗的输入或输出，它们对于电场是非常敏感的。

（10）由于大部分的辐射是由共模电压和电流产生的，并且因为大部分环境的电磁干扰都是共模问题产生的，因此在模拟电路中使用平衡的发送和接收（差分模式）技术将具有很好的EMC效果，而且可以减少串扰。

平衡电路（差分电路）驱动不会使用0V参考系统作为返回电流回路，因此可以避免大的电流环路，从而减少RF辐射。

（11）比较器必须具有滞后（正反馈），以防止因为噪声和干扰而产生的错误的输出变换，也可以防止在断路点产生振荡。

不要使用比需要速度更快的比较器（将dV/dt保持在满足要求的范围内，尽可能低）。

（12）有些模拟IC本身对射频场特别敏感，因此常常需要使用一个安装在PCB上，并且与PCB的地平面相连接的小金属屏蔽盒，对这样的模拟元件进行屏蔽。

注意，要保证其散热条件

PCB布线规则2

3

推荐连线精简原则

连线要精简，尽可能短，尽量少拐弯，力求线条简单明了，特别是在高频回路中，当然为了达到阻抗匹配而需要进行特殊延长的线就例外了，例如蛇行走线等。

安全载流原则铜线的宽度应以自己所能承载的电流为基础进行设计，铜线的载流能力取决于以下因素：

线宽、线厚（铜铂厚度）、允许温升等，下表给出了铜导线的宽度和导线面积以及导电电流的关系（军品标准），可以根据这个基本的关系对导线宽度进行适当的考虑。

印制导线最大允许工作电（导线厚50um，允许温升10℃）

导线宽度（Mil）导线电流（A）

101

151.2

201.3

251.7

301.9

502.6

753.5

1004.2

2007.0

2508.3

相关的计算公式为：

I=KT0.44A0.75

其中:

K为修正系数，一般覆铜线在内层时取0.024，在外层时取0.048；

T为最大温升，单位为℃;

A为覆铜线的截面积，单位为mil（不是mm，注意）；

I为允许的最大电流，单位是A。

电磁抗干扰原则

电磁抗干扰原则涉及的知识点比较多，例如铜膜线的拐弯处应为圆角或斜角（因为高频时直角或者尖角的拐弯会影响电气性能）双面板两面的导线应互相垂直、斜交或者弯曲走线，尽量避免平行走线，减小寄生耦合等。

一、通常一个电子系统中有各种不同的地线，如数字地、逻辑地、系统地、机壳地等，地线的设计原则如下：

1、正确的单点和多点接地在低频电路中，信号的工作频率小于1MHZ，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。

当信号工作频率大于10MHZ时，如果采用一点接地，其地线的长度不应超过波长的1/20，否则应采用多点接地法。

2、数字地与模拟地分开

若线路板上既有逻辑电路又有线性电路，应尽量使它们分开。

一般数字电路的抗干扰能力比较强，例如TTL电路的噪声容限为0.4~0.6V，CMOS电路的噪声容限为电源电压的0.3~0.45倍，而模拟电路只要有很小的噪声就足以使其工作不正常，所以这两类电路应该分开布局布线。

3、接地线应尽量加粗

若接地线用很细的线条，则接地电位会随电流的变化而变化，使抗噪性能降低。

因此应将地线加粗，使它能通过三倍于印制板上的允许电流。

如有可能接地线应在2~3mm以上。

4、接地线构成闭环路

只由数字电路组成的印制板，其接地电路布成环路大多能提高抗噪声能力。

因为环形地线可以减小接地电阻，从而减小接地电位差。

二、配置退藕电容

PCB设计的常规做法之一是在印刷板的各个关键部位配置适当的退藕电容，退藕电容的一般配置原则是：

电源的输入端跨接10~100uf的电解电器，如果印制电路板的位置允许，采用100uf以上的电解电容器抗干扰效果会更好。

原则上每个集成电路芯片都应布置一个0.01uf~`0.1uf的瓷片电容，如遇印制板空隙不够，可每4~8个芯片布置一个1~10uf的钽电容（最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用钽电容或聚碳酸酝电容）。

对于抗噪能力弱、关断时电源变化大的器件，如RAM、ROM存储器件，应在芯片的电源线和地线之间直接接入退藕电容。

电容引线不能太长，尤其是高频旁路电容不能有引线。

三、过孔设计

在高速PCB设计中，看似简单的过孔也往往会给电路的设计带来很大的负面效应，为了减小过孔的寄生效应带来的不利影响，在设计中可以尽量做到：

从成本和信号质量两方面来考虑，选择合理尺寸的过孔大小。

例如对6-10层的内存模块PCB设计来说，选用10/20mil（钻孔/焊盘）的过孔较好，对于一些高密度的小尺寸的板子，也可以尝试使用8/18Mil的过孔。

在目前技术条件下，很难使用更小尺寸的过孔了（当孔的深度超过钻孔直径的6倍时，就无法保证孔壁能均匀镀铜）；对于电源或地线的过孔则可以考虑使用较大尺寸，以减小阻抗。

使用较薄的PCB板有利于减小过孔的两种寄生参数。

PCB板上的信号走线尽量不换层，即尽量不要使用不必要的过孔。

电源和地的管脚要就近打过孔，过孔和管脚之间的引线越短越好。

在信号换层的过孔附近放置一些接地的过孔，以便为信号提供最近的回路。

甚至可以在PCB板上大量放置一些多余的接地过孔。

四、降低噪声与电磁干扰的一些经验

能用低速芯片就不用高速的，高速芯片用在关键地方。

可用串一个电阻的方法，降低控制电路上下沿跳变速率。

尽量为继电器等提供某种形式的阻尼，如RC设置电流阻尼。

使用满足系统要求的最低频率时钟。

时钟应尽量靠近到用该时钟的器件，石英晶体振荡器的外壳要接地。

用地线将时钟区圈起来，时钟线尽量短。

石英晶体下面以及对噪声敏感的器件下面不要走线。

时钟、总线、片选信号要远离I/O线和接插件。

时钟线垂直于I/O线比平行于I/O线干扰小。

I/O驱动电路尽量靠近PCB板边，让其尽快离开PCB。

对进入PCB的信号要加滤波，从高噪声区来信号也要加滤波，同时用串终端电阻的办法，减小信号反射。

MCU无用端要接高，或接地，或定义成输出端，集成电路上该接电源、地的端都要接，不要悬空。

闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。

印制板尽量使用45折线而不用90折线布线，以减小高频信号对外的发射与耦合。

印制板按频率和电流开关特性分区，噪声元件与非噪声元件呀距离再远一些。

单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗。

模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。

对A/D类器件，数字部分与模拟部分不要交叉。

元件引脚尽量短，去藕电容引脚尽量短。

关键的线要尽量粗，并在两边加上保护地，高速线要短要直。

对噪声敏感的线不要与大电流，高速开关线并行。

弱信号电路，低频电路周围不要形成电流环路。

任何信号都不要形成环路，如不可避免，让环路区尽量小。

每个集成电路有一个去藕电容。

每个电解电容边上都要加一个小的高频旁路电容。

用大容量的钽电容或聚酷电容而不用电解电容做电路充放电储能电容，使用管状电容时，外壳要接地。

对干扰十分敏感的信号线要设置包地，可以有效地抑制串扰。

信号在印刷板上传输，其延迟时间不应大于所有器件的标称延迟时间。

环境效应原则要注意所应用的环境，例如在一个振动或者其他容易使板子变形的环境中采用过细的铜膜导线很容易起皮拉断等。

安全工作原则

要保证安全工作，例如要保证两线最小间距要承受所加电压峰值，高压线应圆滑，不得有尖锐的倒角，否则容易造成板路击穿等。

组装方便、规范原则走线设计要考虑组装是否方便，例如印制板上有大面积地线和电源线区时（面积超过50平方毫米），应局部开窗口以方便腐蚀等。

此外还要考虑组装规范设计，例如元件的焊接点用焊盘来表示，这些焊盘（包括过孔）均会自动不上阻焊油，但是如用填充块当表贴焊盘或用线段当金手指插头，而又不做特别处理，（在阻焊层画出无阻焊油的区域），阻焊油将掩盖这些焊盘和金手指，容易造成误解性错误；SMD器件的引脚与大面积覆铜连接时，要进行热隔离处理，一般是做一个Track到铜箔，以防止受热不均造成的应力集中而导致虚焊；PCB上如果有Φ12或方形12mm以上的过孔时，必须做一个孔盖，以防止焊锡流出等。

经济原则

遵循该原则要求设计者要对加工，组装的工艺有足够的认识和了解，例如5mil的线做腐蚀要比8mil难，所以价格要高，过孔越小越贵等

热效应原则

在印制板设计时可考虑用以下几种方法：

均匀分布热负载、给零件装散热器，局部或全局强迫风冷。

从有利于散热的角度出发，印制板最好是直立安装，板与板的距离一般不应小于2cm，而且器件在印制板上的排列方式应遵循一定的规则：

同一印制板上的器件应尽可能按其发热量大小及散热程度分区排列，发热量小或耐热性差的器件（如小信号晶体管、小规模集成电路、电解电容等）放在冷却气流的最上（入口处），发热量大或耐热性好的器件（如功率晶体管、大规模集成电路等）放在冷却气流最下。

在水平方向上，大功率器件尽量靠近印刷板的边沿布置，以便缩短传热路径；在垂直方向上，大功率器件尽量靠近印刷板上方布置，以便减少这些器件在工作时对其他器件温度的影响。

对温度比较敏感的器件最好安置在温度最低的区域（如设备的底部），千万不要将它放在发热器件的正上方，多个器件最好是在水平面上交错布局。

设备内印制板的散热主要依靠空气流动，所以在设计时要研究空气流动的路径，合理配置器件或印制电路板。

采用合理的器件排列方式，可以有效地降低印制电路的温升。

此外通过降额使用，做等温处理等方法也是热设计中经常使用的手段。

PCB走线技巧

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推荐布线（Layout）是PCB设计工程师最基本的工作技能之一。

走线的好坏将直接影响到整个

系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布

线在高速PCB设计中是至关重要的。

下面将针对实际布线中可能遇到的一些情况,分析其

合理性,并给出一些比较优化的走线策略。

主要从直角走线,差分走线,蛇形线等三个方面来阐述。

1．直角走线

直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,

那么直角走线究竟会对信号传输产生多大的影响呢？

从原理上说,直角走线会使传输线的

线宽发生变化,造成阻抗的不连续。

其实不光是直角走线,顿角,锐角走线都可能会造成

阻抗变化的情况。

直角走线的对信号的影响就是主要体现在三个方面：

一是拐角可以等效为传输线上的容性

负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI。

传输线的直角带来的寄生电容可以由下面这个经验公式来计算：

C=61W（Er）1/2/Z0

在上式中,C就是指拐角的等效电容（单位：

pF）,W指走线的宽度（单位：

inch）,εr

指介质的介电常数,Z0就是传输线的特征阻抗。

举个例子,对于一个4Mils的50欧姆传输

线（εr为4.3）来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的

上升时间变化量：

T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps

通过计算可以看出,直角走线带来的电容效应是极其微小的。

由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可

以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公

式计算反射系数：

ρ=（Zs-Z0）/（Zs+Z0）,一般直角走线导致的阻抗变化在7%-20%之间,因

而反射系数最大为0.1左右。

而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时

间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微

小的变化对一般的信号传输来说几乎是可以忽略的。

很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成

为许多人认为不能直角走线的理由之一。

然而很多实际测试的结果显示,直角走线并不会

比直线产生很明显的EMI。

也许目前的仪器性能,测试水平制约了测试的精确性,但至少

说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差。

总的说来,直角走线并不是想象中的那么可怕。

至少在GHz以下的应用中,其产生的任何

诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还

是应该放在布局,电源/地设计,走线设计,过孔等其他方面。

当然,尽管直角走线带来

的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随

着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计

领域,这些小小的直角都可能成为高速问题的重点对象。

2．差分走线

差分信号（DifferentialSignal）在高速电路设计中的应用越来越广泛,电路中最关键

的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢？

在PCB设计中又如何能保

证其良好的性能呢？

带着这两个问题,我们进行下一部分的讨论。

何为差分信号？

通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两

个电压的差值来判断逻辑状态“0”还是“1”。

而承载差分信号的那一对走线就称为差分

走线。

差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面：

a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同

时被耦合到两