实验一 存储器实验.docx

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实验一存储器实验

实验一存储器实验

1．FPGA中LPM_ROM定制与读出实验

一．实验目的

1、掌握FPGA中lpm_ROM的设置，作为只读存储器ROM的工作特性和配置方法。

2、用文本编辑器编辑mif文件配置ROM，学习将程序代码以mif格式文件加载于lpm_ROM中；

3、在初始化存储器编辑窗口编辑mif文件配置ROM；

4、验证FPGA中mega_lpm_ROM的功能。

二．实验原理

ALTERA的FPGA中有许多可调用的LPM（LibraryParameterizedModules）参数化的模块库，可构成如lpm_rom、lpm_ram_io、lpm_fifo、lpm_ram_dq的存储器结构。

CPU中的重要部件，如RAM、ROM可直接调用他们构成，因此在FPGA中利用嵌入式阵列块EAB可以构成各种结构的存储器，lpm_ROM是其中的一种。

lpm_ROM有5组信号：

地址信号address[]、数据信号q[]、时钟信号inclock、outclock、允许信号memenable，其参数都是可以设定的。

由于ROM是只读存储器，所以它的数据口是单向的输出端口，ROM中的数据是在对FPGA现场配置时，通过配置文件一起写入存储单元的。

图3-1-1中的lpm_ROM有3组信号：

inclk——输入时钟脉冲；q[23..0]——lpm_ROM的24位数据输出端；a[5..0]——lpm_ROM的6位读出地址。

实验中主要应掌握以下三方面的内容：

⑴lpm_ROM的参数设置；

⑵lpm_ROM中数据的写入，即LPM_FILE初始化文件的编写；

⑶lpm_ROM的实际应用，在GW48_CP+实验台上的调试方法。

三．实验步骤

（1）用图形编辑，进入mega_lpm元件库，调用lpm_rom元件，设置地址总线宽度address[]和数据总线宽度q[]，分别为6位和24位,并添加输入输出引脚，如图3-1-1设置和连接。

（2）设置图3-1-1为工程。

（3）在设置lpm_rom数据参数选择项lpm_file的对应窗口中（图3-1-2），用键盘输入lpm_ROM配置文件的路径（rom_a.mif），然后设置在系统ROM/RAM读写允许，以便能对FPGA中的ROM在系统读写。

（4）用初始化存储器编辑窗口编辑lpm_ROM配置文件（文件名.mif）。

这里预先给出后面将要用到的微程序文件：

rom_a.mif。

rom_a.mif中的数据是微指令码（图3-1-3）。

（5）全程编译。

（6）下载SOF文件至FPGA，改变lpm_ROM的地址a[5..0]，外加读脉冲，通过实验台上的数码管比较读出的数据是否与初始化数据（rom_a.mif中的数据）一致。

注：

下载sof示例文件至实验台上的FPGA，选择实验电路模式仍为NO.0，24位数据输出由数码8至数码3显示，6位地址由键2、键1输入，键1负责低4位，地址锁存时钟CLK由键8控制，每一次上升沿，将地址锁入，数码管8/7/6/5/4/3将显示ROM中输出的数据。

发光管8至1显示输入的6位地址值。

图3-1-1lpm_ROM的结构图

图3-1-2设置在系统ROM/RAM读写允许

图3-1-3rom_a.mif中的数据

（7）打开QuartusII的在系统存储模块读写工具，了解FPGA中ROM中的数据，并对其进行在系统写操作（图3-1-4）。

图3-1-4在系统存储模块读写

四．实验要求

（1）实验前认真复习LPM-ROM存储器部分的有关内容。

（2）记录实验数据，写出实验报告，给出仿真波形图。

（3）通过本实验，对FPGA中EAB构成的LPM-ROM存储器有何认识，有什么收获？

五．思考题

（1）如何在图形编辑窗口中设计LPM-ROM存储器？

怎样设计地址宽度和数据线的宽度？

怎样导入LPM-ROM的设计参数文件和存储LPM-ROM的设计参数文件？

（2）怎样对LPM-ROM的设计参数文件进行软件仿真测试？

（3）怎样在GW48实验台上对LPM-ROM进行测试？

（4）学习LPM-ROM用VHDL语言的文本设计方法（顶层文件用VHDL表达）。

（5）了解LPM-ROM存储器占用FPGA中EAB资源的情况。

2．FPGA中LPM_RAM读写实验

一．实验目的

1、了解FPGA中RAMlpm_ram_dq的功能，

2、掌握lpm_ram_dq的参数设置和使用方法，

3、掌握lpm_ram_dq作为随机存储器RAM的工作特性和读写方法。

二．实验原理

在FPGA中利用嵌入式阵列块EAB可以构成存储器，lpm_ram_dq的结构如图3-2-1。

数据从ram_dp0的左边D[7..0]输入，从右边Q[7..0]输出，R/W——为读/写控制信号端。

数据的写入：

当输入数据和地址准备好以后，在inclock是地址锁存时钟，当信号上升沿到来时，地址被锁存，数据写入存储单元。

数据的读出：

从A[7..0]输入存储单元地址，在CLK信号上升沿到来时，该单元数据从Q[7..0]输出。

R/W——读/写控制端，低电平时进行读操作，高电平时进行写操作；

CLK——读/写时钟脉冲；

DATA[7..0]——RAM_dq0的8位数据输入端；

A[7..0]——RAM的读出和写入地址；

Q[7..0]——RAM_dq0的8位数据输出端。

三．实验步骤

（1）按图3-2-1输入电路图。

并进行编译、引脚锁定、FPGA配置。

（2）通过键1、键2输入RAM的8位数据（选择实验电路模式1），键3、键4输入存储器的8位地址。

键8控制读/写允许，低电平时读允许，高电平时写允许；键7（CLK0）产生读/写时钟脉冲，即生成写地址锁存脉冲，对lpm_ram_dq进行写/读操作。

（3）注意，lpm_ram_dq也能加入初始化文件（这里是5_ram.mif,是后面将要用到的模型CPU执行微程序文件），注意此文件加入的路径表达和文件表达（3-2-2）：

./5_ram.mif,（后缀mif要小写），同时选择在系统读写RAM功能，RAM的ID名取为：

ram1。

注：

验证程序文件在DEMO5_lpm_ram目录，工程名是ram_dp1.bdf，下载ram_dp1.sof至实验台上的FPGA，选择实验电路模式为NO.1，按以上方式首先进行验证实验。

首先控制读出初始化数据，与载入的初始化文件ram_dp1.mif中的数据进行比较，然后控制写入一些数据，再读出比较。

使用在系统读写RAM的工具对其中的数据进行读写操作（图3-2-3），设置成连续读模式，将在系统读写工具窗口的数据与实验箱上数码管上显示的数据对照起来看。

四．实验要求

（1）实验前认真复习存储器部分的有关内容；

（2）写出实验报告

五．思考题

（1）如何在图形编辑窗口中设计lpm_ram_dq存储器？

怎样设定地址宽度和数据线的宽度？

设计一数据宽度为6，地址线宽度为7的RAM，仿真检验其功能，并在FPGA上进行硬件测试。

（2）如何建立lpm_ram_dq的数据初始化，如何导入和存储lpm_ram_dq参数文件？

生成一个mif文件，并导入以上的RAM中。

（3）怎样对lpm_ram_dq设计参数文件进行软件仿真测试？

（4）使用VHDL文件作为顶层文件，学习lpm_ram_dq的VHDL语言的文本设计方法。

（5）了解lpm_ram_dq存储器占用FPGA中EAB资源的情况。

（6）使用系统读写RAM的工具对其中的数据进行读写操作。

（7）lpm_ram_dq存储器在CPU中有何作用？

图3-2-2lpm_ram_dq加入初始化文件和选择在系统读写RAM功能

图3-2-1lpm_ram_dp实验电路图

3．FIFO定制与读/写实验

一．实验目的

1.掌握FPGA中先进先出存储器lpm_fifo的功能，工作特性和读写方法。

2.了解FPGA中lpm_fifo的功能，掌握lpm_fifo的参数设置和使用方法。

3.掌握lpm_fifo作为先进先出存储器FIFO的工作特性和读写方法。

二．实验原理

FIFO（FirstInFirstOut）是一种存储电路，用来存储、缓冲在两个异步时钟之间的数据传输。

使用异步FIFO可以在两个不同时钟系统之间快速而方便地实时传输数据。

在网络接口、图像处理、CPU设计等方面，FIFO具有广泛的应用。

在FPGA中利用嵌入式阵列块EAB可以构成存储器，lpm_fifo的结构如图3-3-1所示。

WR—写控制端，高电平时进行写操作；

RD—读控制端，高电平时进行读操作；

CLK—读/写时钟脉冲；

CLR—FIFO中数据异步清零信号；

D[7..0]—lpm_fifo的8位数据输入端；

Q[7..0]—lpm_fifo的8位数据输出端;

U[7..0]—表示lpm_fifo已经使用的地址空间

图3-3-1lpm_fifo的实验结构图

图3-3-2lpm_fifo的仿真波形图

三．实验步骤

1．编辑输入lpm_fifo实验电路（双击原理图3-3-1的FIFO元件，可进入该元件的编辑窗）。

2．将编译通过的文件下载到GW-48实验台，实验台选择工作模式NO.0；

3．通过实验台上的键1、键2输入数据，键3控制读/写允许WR（高电平写有效，低电平读有效，）、键7控制数据清0（高电平清0有效）、键8输入CLK信号，数码管4/3显示已占用地址，数码管2/1显示FIFO输出的数据：

4．将数据写入LPM-FIFO：

键3置高电平（写允许）；键7清0一次；键1、键2每输入一个新数据（数据显示于发光管D8-D1），键8就给出一个脉冲（按键0-1-0），将数据压入FIFO中；

5．将数据读出LPM-FIFO：

键3置低电平（读允许）；随着键8给出脉冲，观察数码管2/1显示的FIFO中输出的数据，与刚才写入的数据进行比较，同时注意数码4/3显示的地址数变化的顺序。

注：

验证程序文件工程名是fifo2.bdf，下载fifo2.sof至实验台上的FPGA，选择实验电路模式为NO.0，按以上方式首先进行验证实验。

四．实验要求

1．实验前认真复习LPM-FIFO存储器部分的有关内容。

2．完成FIFO设计和验证，给出仿真波形图，增加“空”、“未满”、“满”的标志信号，写出实验报告。

五．思考题

1．通过本实验，对FPGA中EAB构成的LPM-FIFO存储器有何认识，有什么收获？

2．如何了解lpm_fifo存储器占用FPGA中EAB资源的情况？

3．lpm_fifo存储器在CPU设计中有何作用？

当lpm_fifo“空”、“未满”、“满”时，full、empty和usedw[7..0]d的输出信号如何变化？

4．怎样通过波形仿真了解LPM-FIFO存储器的功能？

5．如何设置LPM-FIFO存储器各项参数？

4．FPGA与外部16位RAM接口实验

一．实验目的

1．掌握FPGA与外部RAM的硬件接口技术。

2．通过FPGA控制，向外部RAM写入数据。

3．通过FPGA控制，从外部RAM读出数据，并且用数码管显示读出的数据。

二．实验原理

用FPGA与外部RAM接口，实现对外部RAM的读写控制。

FPGA需要产生地址信号和读写控制信号，并且需要采用具有双向I/O功能的电路结构，实现对SRAM数据端口输入/输出操作。

接口电路主要由可增减地址计数器LPM_COUNTER、三态总线控制器LPM_BUSTRI、读写控制电路组成。

实验电路结构如图3-4-1所示，

图3-4-1FPGA与外部16位数据，18位地址线宽SRAM接口电路结构

三．16位SRAM读写逻辑设计

如果要设计16位数据总线的CPU，又要用到大容量的RAM，就必须外接具有16位数据口的RAM。

在实验板上与FPGA相接有2片256K字节/每片的16位RAM：

IDT71V416，电路连接如图3-4-2所示，FPGA读写控制电路原理图如图3-4-1所示。

实验验证步骤如下（对其中1片RAM读写）：

1、验证程序sram.bdf，下载sram.sof至实验台上的FPGA，选择实验电路模式为N0.1；用一接插线将适配板上方的P196针与实验板主系统上的键9的插针相接，键9作为地址计数器清0控制端。

2、利用键4、键3、键2、键1输入数据，放在RAM数据口，如ABCDH（显示于数码管4/3/2/1）；

3、按动键9，对地址信号发生计数器清0，键7置1（写RAM允许，高电平为读RAM写允许）；

4、写RAM。

用键4/3/2/1每更新一次16位输入数据，就按动1次键8（010）,即使地址值自动加1（地址值显示于发光管D8—D1，左为高位，了解图3-4-1的地址计数器功能）。

5、读出已被写入的数据。

按动键9，对地址信号发生计数器清0，键7置0（读RAM允许），之后连续按键8，递增地址值（地址值显示于发光管D8—D1），将能依次顺序（显示于数码8/7/6/5上）读出外部16位RAM中已写入的数据，与输入数据进行比较。

图3-4-216位SRAM和6264电路原理图

四．思考题

1．FPGA如何与外部存储器双向数据总线接口？

FPGA采用怎样的电路结构、如何控制双向数据口的数据输入/输出？

2．若要对任意指定存储单元进行读写，图3-4-1电路应如何修改？

请在实验台上验证所设计的功能。

3.根据图3-4-1和3-4-2，重新锁定引脚，对另一块RAM进行读写。

4.根据图3-4-1和3-4-2，对FlashSST39VF080/160进行读写。

5．通过本实验，对CPU与外部存储器接口电路设计有何认识，有什么收获？

6．在计算机外部存储器的读写时序是怎样的？

怎样使FPGA满足对外部RAM的读/写时序要求？