基于EDA技术的QDPSK调制系统设计.docx
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基于EDA技术的QDPSK调制系统设计
数字通信原理课程设计报告书
课题名称
基于EDA技术的QDPSK调制系统设计
姓名
学号
院系
物理与电信工程系
专业
通信工程
指导教师
2010年1月15日
一、设计任务及要求：
设计任务：
利用EDA技术设计通信电路硬件，对基带信号进行QDPSK调制，在接收端实现QDPSK信号解调。
要求：
（1）要求能够熟练地用EDA技术进行数字基带信号的QDPSK调制与解调的硬件设计。
（2）要求用VHDL语言设计CPSK调制、CPSK解调、绝对码-相对码转换、相对码－绝对码转换程序并以此产生相应的芯片，并运用所设计芯片进行DPSK调制与解调仿真。
指导教师签名：
2010年1月15日
二、指导教师评语：
指导教师签名：
2010年1月日
三、成绩
验收盖章
2010年1月日
基于EDA技术的QDPSK调制系统设计
0712401-03尹华标
（湖南城市学院物理与电信工程系通信工程专业,益阳,413000）
1设计目的
（1）通过本课程设计的开展，使学生能够掌握通信原理中数字信号的DPSK调制和解调，并能用EDA技术进行硬件设计并进行仿真。
（2）使学生加深对所学的通信原理中数字调制知识的理解，培养学生专业素质；掌握通信电路的设计方法，能够进行设计简单的通信电路系统，培养学生对通信电路系统的调试和电路仿真的能力；通过专业课程设计掌握通信中分析简单通信系统的方法；培养学生严肃认真的工作作风和严谨的科学态度。
2设计的主要内容和要求
（1）要求能够熟练地用EDA技术进行数字基带信号的QDPSK调制与解调的硬件设计。
（2）要求用VHDL语言设计CPSK调制、CPSK解调、绝对码-相对码转换、相对码－绝对码转换程序并以此产生相应的芯片，并运用所设计芯片进行QDPSK调制与解调仿真。
3设计原理
数字信号对载波相位调制称为相移键控（即相位键控）PSK（Phase－ShiftKeying）。
数字相位调制（相位键控）是用数字基带信号控制载波的相位，使载波的相位发生跳变的一种调制方式。
四进制相位键控用同一个载波的四种相位来代表数字信号。
由于PSK系统抗噪声性能优于ASK和FSK，而且频带利用率较高，所以，在中、高速数字通信中被广泛采用。
数字调相（相位键控）常分为：
（1）绝对调相，记为CPSK；
（2）相对调相，记为DPSK。
对于四进制的绝对调相记为QCPSK，相对调相记为QDPSK。
3.1绝对调相（CPSK）
所谓绝对调相即CPSK，是利用载波的不同相位去直接传送数字信息的一种方式。
对二进制CPSK，若用相位π代表“00”码，相位0代表“11”码，相位代
/2表“01”码，相位代3
/2表“10”码，即规定数字基带信号为“00”码时，已调信号相对于载波的相位为π；数字基带信号为“11”码时，已调信号相对于载波相位为同相，即规定数字基带信号为“01”码时，已调信号相对于载波的相位为
/2；即规定数字基带信号为“10”码时，已调信号相对于载波的相位为3
/2。
按此规定，2CPSK信号的数学表示式为
………………（3.1）
式中θ0为载波的初相位。
受控载波在0、
、
/2、3
/2四个相位上变化。
关于CPSK波形的特点，必须强调的是：
CPSK波形相位是相对于载波相位而言的。
因此画CPSK波形时，必须先把载波画好，然后根据相位的规定，才能画出它的波形。
3.2相对调相（DPSK）
相对调相（相对移相），即DPSK，也称为差分调相，这种方式用载波相位的相对变化来传送数字信号，即利用前后码之间载波相位的变化表示数字基带信号的。
所谓相位变化又有向量差和相位差两种定义方法。
向量差是指前一码元的终相位与本码元初相位比较，是否发生相位变化。
而相位差是指前后两码元的初相位是否发生了变化。
对同一个基带信号，按向量差和相位差画出的DPSK波形是不同的。
例如在相位差法中，在绝对码出现“1”码时，DPSK的载波初相位即前后两码元的初相位相对改变π。
出现“0”码时，DPSK的载波相位即前后两码元的初相位相对不变。
在向量差法中，在绝对码出现“1”码时，DPSK的载波初相位相对前一码元的终相位改变π。
出现“0”码时，DPSK的载波初相位相对前一码元的终相位连续不变。
在画DPSK波形时，第一个码元波形的相位可任意假设。
由以上分析可以看出，绝对移相波形规律比较简单，而相对移相波形规律比较复杂。
绝对移相是用已调载波的不同相位来代表基带信号的，在解调时，必须要先恢复载波，然后把载波与CPSK信号进行比较，才能恢复基带信号。
由于接收端恢复载波常常要采用二分频电路，它存在相位模糊，即用二分频电路恢复的载波有时与发送载波同相，有时反相，而且还会出现随机跳变，这样就给绝对移相信号的解调带来困难。
。
而相对移相，基带信号是由相邻两码元相位的变化来表示，它与载波相位无直接关系，即使采用同步解调，也不存在相位模糊问题，因此在实际设备中，相对移相得到了广泛运用。
图3.1为系统框图。
图3.1系统框图
4硬件电路的设计
4.1硬件电路的VHDL语言源程序设计
4.1.1CPSK调制VHDL程序
--文件名：
PL_CPSK
--功能：
基于VHDL硬件描述语言，对基带信号进行调制
libraryieee;
useieee.std_logic_arith.all;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityPL_CPSKis--实体部分
port（clk:
instd_logic;--系统时钟
start:
instd_logic;--开始调制信号
x:
instd_logic_vector（1downto0）;--基带信号
y:
outstd_logic_vector（1downto0））;--已调制输出信号
endPL_CPSK;
architecturebehavofPL_CPSKis--结构体部分
signalq:
std_logic_vector（1downto0）;--2位计数器
signalf1,f2:
std_logic_vector（1downto0）;--载波信号
begin
process（clk）--此进程主要是产生两重载波信号f1，f2
begin
ifclk'eventandclk='1'then
ifstart='0'thenq<="00";
elsifq<="01"thenf1<="11";f2<="00";q<=q+1;
elsifq="10"thenf1<="10";f2<="01";q<=q+1;
elsifq="11"thenf1<="00";f2<="11";q<="00";
elsef1<="01";f2<="10";q<=q+1;
endif;
endif;
endprocess;
process（clk,x）--此进程完成对基带信号x的调制
begin
ifclk'eventandclk='1'then
ifq（0）='1'then
ifx="11"theny<=f1;--基带信号x为'11'时，输出信号y为f1
elsifx="10"theny<=notf1;--基带信号x为'10'时，输出信号y为否f1
elsifx="01"theny<=f2;--基带信号x为'01'时，输出信号y为f2
elsey<=notf2;--基带信号x为'00'时，输出信号y为否f2
endif;
endif;
endif;
endprocess;
endbehav;
4.1.2CPSK解调VHDL程序
--文件名：
PL_CPSK2
--功能：
基于VHDL硬件描述语言，对CPSK调制的信号进行解调
libraryieee;
useieee.std_logic_arith.all;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityPL_CPSK2is
port（clk:
instd_logic;--系统时钟
start:
instd_logic;--同步信号
x:
instd_logic_vector（1downto0）;--调制信号
y:
outstd_logic_vector（1downto0））;--基带信号
endPL_CPSK2;
architecturebehavofPL_CPSK2is
signalq:
integerrange0to3;
begin
process（clk）--此进程完成对CPSK调制信号的解调
begin
ifclk'eventandclk='1'then
ifstart='0'thenq<=0;
elsifq=0thenq<=q+1;--在q=0时，根据输入信号x的电平来进行判决
ifx="11"theny<="11";
elsifx="10"theny<="10";
elsifx="01"theny<="01";
elsey<="00";
endif;
elsifq=3thenq<=0;
elseq<=q+1;
endif;
endif;
endprocess;
endbehav;
4.1.3绝对码－相对码转换VHDL程序
--文件名：
PL_DPSK
--功能：
基于VHDL硬件描述语言，对基带信号进行绝对码到相对码的转换
libraryieee;
useieee.std_logic_arith.all;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityPL_DPSKis
port（clk:
instd_logic;--系统时钟
start:
instd_logic;--开始转换信号
x:
instd_logic_vector（1downto0）;--绝对码输入信号
y:
outstd_logic_vector（1downto0））;--相对码输出信号
endPL_DPSK;
architecturebehavofPL_DPSKis--结构体部分
signalq:
integerrange0to3;--分频器
signalxx:
std_logic_vector（1downto0）;--中间寄存信号
begin
process（clk,x）--此进程完成绝对码到相对码的转换
begin
ifclk'eventandclk='1'then
ifstart='0'thenq<=0;xx<="00";
elsifq=0thenq<=1;xx<=xxxorx;y<=xxxorx;--输入信号与前一个输出信号进行异或
elsifq=3thenq<=0;
elseq<=q+1;
endif;
endif;
endprocess;
endbehav;
4.1.4相对码－绝对码转换VHDL程序
--文件名：
PL_DPSK2
--功能：
基于VHDL硬件描述语言，对基带码进行相对码到绝对码的转换
libraryieee;
useieee.std_logic_arith.all;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityPL_DPSK2is
port（clk:
instd_logic;--系统时钟
start:
instd_logic;--开始转换信号
x:
instd_logic_vector（1downto0）;--相对码输入信号
y:
outstd_logic_vector（1downto0））;--绝对码输出信号
endPL_DPSK2;
architecturebehavofPL_DPSK2is
signalq:
integerrange0to3;--分频
signalxx:
std_logic_vector（1downto0）;--寄存相对码
begin
process（clk,x）--此进程完成相对码到绝对码的转换
begin
ifclk'eventandclk='1'then
ifstart='0'thenq<=0;
elsifq=0thenq<=1;
elsifq=3thenq<=0;y<=xxxorx;xx<=x;--输入信号x与前一输入信号xx进行异或
elseq<=q+1;
endif;
endif;
endprocess;
endbehav;
对上述VHDL语言源程序在QuartusII6.0中进行编译并生成电路元件。
4.2硬件电路中的电路元件
图4.2.1绝对码—相对码的源程序元件
图4.2.2CPSK调制的源程序元件
图4.2.3CPSK解调的源程序元件
图4.2.4相对码—绝对码的源程序元件
4.3系统硬件电路的总体连接图
图4.3.1系统仿真的硬件电路连接图
5系统仿真
用QuartusII6.0仿真硬件电路图，结果如下：
图5.1系统仿真局部图
仿真图各信号说明如下：
clk为时钟信号，start为始能信号，x为输入基带信号，y5、y4为绝对码转换成相对码波形，y7、y6为调制后波形，y3、y2为解调后波形，y1、y0为相对码转换成绝对码波形。
6设计总结
通过这一周的数字通信原理与技术的课程设计，给我最大的感受就是对知识的综合运用，这次课程设计我选择的设计内容是基于EDA的设计，因为我们这学期才学完EDA技术，利用这次机会正好进行运用。
但是，设计的过程中出现的种种问题让我明白了自己原来知识的不完善和知识掌握深度的严重不足，自己要学习的东西还太多。
知识需要尽量全面，学习需要足够扎实！
7心得与体会
在设计过程中，我通过查阅有关资料，与同学交流经验和自学，并向老师请教等方式，使自己学到了不少在实践中需要而课本上没有的东西，特别是操作的过程中让我明白了我们工科专业对操作的重要性和实践的积累性。
而此次设计中大量的动手操作给了我锻炼的机会的同时也使我充分体会到了在创造过程中探索的艰难。
总之，尽管这次的设计做的时间比较紧，但是在设计过程中所学到的东西是这次课程设计的最大收获和财富，使我终身受益。
参考文献
[1]樊昌信,曹丽娜.通信原理[M].北京：
国防工业出版社，2009：
87-95.
[2]曹志刚，钱亚生.现代通信原理[M].北京:
清华大学出版社,1994:
34-43.
[3]王兴亮,寇宝明.数字通信原理与技术[M].西安:
西安电子科技大学出版社,2009:
32-41.
[4]江国强.EDA技术与应用[M].北京：
电子工业出版社,2007：
80-85.
[5]潘松，黄继业.VHDL技术应用教程[M].北京：
科学出版社,2002：
147-168.
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