陈新武DFT讲稿.docx
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陈新武DFT讲稿
集成电路测试方法研究
华中科技大学IC设计中心
陈新武
摘要I
AbstractII
1序言
1.1背景及其意义
（1）
1.2国内外研究现状（3）
1.3本文的主要内容（5）
2集成电路可测试性设计的基本概念
2.1DFT的基本概念（6）
2.2DFT的常用方法（6）
2.3系统芯片与IP核（10）
2.4自动测试设备（ATE）（11）
2.5集成电路可测试性设计的挑战（12）
3边界扫描测试方法
3.1边界扫描基本状况（14）
3.2IEEEStd1149.1（14）
3.3IEEEStd1149.4（16）
3.4IEEEStd1149.5（18）
3.5IEEEStd1149.6（20）
3.6边界扫描测试的发展前景（22）
3.7本章小结（22）
4全扫描可测试性实现方法
4.1为什么需要扫描测试（23）
4.2可扫描单元类型（24）
4.3如何提高故障覆盖率（28）
4.4一个实现实例（41）
4.5本章小结（42）
5集成电路的低功耗DFT方法
5.1测试模式下功耗比较高的原因（43）
5.2基于扫描设计的低功耗DFT方法（44）
5.3基于非扫描设计的低功耗DFT方法（47）
5.4本章小结（52）
6测试调度问题
6.1为测试调度问题建立数学模型（53）
6.2解析测试基准电路ITC’02（56）
6.3测试调度算法（61）
6.4实验数据的构造（64）
6.5实验结果与分析（65）
6.6本章小结（66）
7总结与展望
7.1总结（68）
7.2本文的创新点（69）
7.3展望（69）
参考文献（72）
附录1一个测试基准举例（78）
1序言
本课程目的在于研究集成电路的测试实现方法，可以用于指导集成电路的设计工作。
1.1背景及其意义
随着集成电路制造技术和复杂度的提高，集成电路设计工程师可以将一个系统集成在一个芯片中，其中可能包括逻辑部分、存储器、模拟部分、模数混合部分等等，这样的系统称为片上系统，也称为系统芯片（SoC）。
相对于板上系统，系统芯片极大地缩小了系统体积，减少了板级系统中芯片与芯片之间的互连延迟，从而极大地提高了系统的性能。
为了缩短上市时间和节约开发成本，系统芯片越来越多的采用嵌入式核进行设计，这些嵌入式核被称为IP（IntellectualProperty）核，这种基于库资源的IP复用设计方式将成为IC设计的主流方式[1]。
但是基于IP核的系统芯片设计方法也给设计者提出了更多的挑战，可测试性设计就是其中的难题之一。
IEEE与JTAG于1990年提出了JTAG标准，即IEEEStd1149.1[2]，用于解决芯片之间的互连测试。
但是，芯片之间的互连除了简单的导线连接之外，还有电容耦合或者电感耦合方式等，为了解决这类互连测试问题，IEEE标准化组织又于1999年提出了IEEEStd1149.4[3]；模数混合系统的出现，使得原来的1149.1表现出某些不足，因此，该组织于2001年对1990年版本的1149.1进行了修订[4]。
随着各芯片之间的信号传输速度的提高（高达数GHz），数字信号在这些通道上逐渐表现出模拟特性，为了能够对高速数字通道进行测试，该组织又于2004年推出了IEEEStd1149.6标准[5]。
另外，该组织还提出了IEEEStd1149.5标准[6]。
这些标准的出台，大大的推动了互连测试技术的发展。
值得指出，边界扫描系列标准虽然是为了进行互连测试而提出的，它也可以应用于芯片内部的可测试性设计。
只是由于芯片内部的测试需要较大的数据量，而边界扫描所提供的扫描端口数目较少，所以在大多数情况下，它只用于芯片之间的互连测试。
对于芯片内部的可测试性设计，主要采用扫描设计和BIST方法。
Mentor公司和Synopsys公司的可测试性设计工具都支持这两种方法。
但是现代的测试工具还有许多不够完善的地方，比如在BIST方面，它们都不能够实现测试向量生成器的分离，即：
将一个测试向量生成器分成多个可以工作在不同时钟频率下的多个测试向量生成器，分别作用在不同的被测试模块的引脚上。
扫描技术除了边界扫描之外，还包括全扫描和部分扫描。
全扫描技术就是将芯片内部所有的触发器用可扫描触发器替换，而部分扫描则是将芯片内部的一部分触发器采用可扫描触发器替换。
目前这项技术已经比较成熟，需要解决的只是一些细节问题，目的在于提高故障覆盖率和易测试性。
BIST技术是一种内建自测试技术，对于它的研究目前主要集中在低功耗和高故障覆盖率方面。
系统芯片的测试自动化包括两个方面的内容，一个方面是系统芯片本身要具有高度的可控制性和可观测性，另一个方面就是要有功能强大的自动测试设备。
以上所提到的问题都属于第一方面的问题。
下面简单介绍第二方面的问题。
自动测试设备需要将测试激励施加到被测试芯片，随着芯片复杂性的提高，测试数据量非常浩大，所以它应该有很大的内存（经常需要几十个吉字节）。
为了缩短测试时间，就要尽可能的让芯片内部各模块进行并行测试，如何让芯片在最短的时间内完成测试，又要保证各项资源不冲突，是一个困难的问题。
为了缩短测试时间，要考虑到很多因素，下面列出几个最重要的问题：
（1）功耗约束问题：
系统芯片各个模块在并行测试时，功耗往往很高，所以必须确定功耗极限值，这个极限值的确定往往与芯片的材料、电路的性质等多种因素有关；
（2）TAM优化问题：
自动测试设备往往要提供大量的测试总线，如何将测试总线分配给相应的被测试模块，缩短测试时间，是一个困难的问题；
（3）优先级问题：
系统芯片中各个模块的测试并非完全独立，外层模块的测试有时需要它的嵌入式模块先完成测试；
（4）资源冲突问题：
测试资源包括内部与外部的各种总线、激励产生单元、响应分析器等。
在并行测试期间，同一个测试资源不能在同一时刻分配给不同的测试模块，同一个模块也不能同时分配给不同的测试资源。
（5）故障模型的复杂性：
现代的自动测试设备往往只能测试固定型故障，对于电流故障模型的测试大多不能胜任。
虽然有些测试设备可以实现电流模型的测试，但是目前的技术水平仍然不能准确确定故障位置。
由于目前的自动测试设备很难处理好以上问题，特别是测试调度问题，我们希望通过自己的努力，在测试调度领域做出一点有益的尝试。
鉴于以上种种情况，在国家自然基金的资助下，我们开展了一系列的工作。
1.2国内外研究现状
随着半导体技术和设计自动化工具的快速发展，芯片的复杂性不断上升，VLSI需要提供广泛的可测试性特点[7]。
为了缩短芯片的上市时间，越来越多的设计者使用嵌入式核的设计方法来设计系统芯片。
这样，系统芯片就由多个内核构成，而且这些内核可能来自不同的开发商，因此也就有不同的内建自测试策略。
在测试模式下，功耗比正常工作模式下高出很多。
为了解决测试功耗问题，许多学者从不同的角度进行了有益的尝试。
主要方法有：
满足功耗约束的测试调度算法[8]，低功耗BIST测试向量生成算法[9]，测试矢量压缩技术[10]，电路划分技术[11]，低功耗ATPG生成技术[12]，测试向量的排序技术[13]，扫描路径分段技术[14]，多扫描电路的交叉扫描结构[15]，利用系统芯片上的处理器、寄存器、存储器等资源进行软硬件协同DFT设计等多种BIST技术[16]，减少翻转次数的DFT结构技术[17]等。
SoC测试的出发点是缩短被测试芯片占用ATE插槽的时间，以便降低测试代价。
基于扫描的测试由于采用串行的方法来传输测试数据，这个问题就显得尤其重要。
如今，系统芯片大量的测试数据不仅增加了测试时间，也要求自动测试设备（ATE）具有更大的存储空间（包括大量的内存和外存），以便可以容纳巨大的数据量，这将导致更加昂贵的ATE和更高的测试代价。
许多研究人员采用各种各样的压缩算法来减少测试向量，取得了不少成就。
另外一个值得注意的问题就是：
测试电路的工作频率往往和内核正常工作的频率相差很远，从而使得即使通过测试认为是无故障的电路，当切换到工作频率时，电路仍然不能正常工作。
一般情况下，系统芯片中会有一个或多个处理器、寄存器和一定容量的存储器，可以利用这些资源，通过各个核心逻辑之间合适的接口，访问相应的核心逻辑及其辅助电路，根据捕获到的响应来对芯片进行故障检测和故障定位。
由于这种测试频率与实际工作频率相同，因此可以杜绝这种特殊的故障[18]。
对系统芯片的测试，实际就是对芯片中的若干IP核进行测试。
随着IP数据库建设的发展，越来越多的系统芯片将基于嵌入式核而设计。
现在的系统芯片，其中的IP核数目已经达到几十个以上，在未来不多的几年，系统芯片中的嵌入式核的数目将会达到数百。
只有将这些嵌入式核进行并行测试，才能有效的缩短测试时间。
这些问题可以归结为系统芯片的测试调度问题。
为了能够比较诸多测试调度算法的优劣，就需要一个公用的测试基准，ITC’02测试基准电路就应运而生了[19]。
围绕着该套测试基准，许多学者展开了大量的研究工作。
随着集成电路制造工艺的进步，SoC内部IP核间互连导线的测试已不仅仅为测试互连导线的导通、短路及桥接等传统故障，还应测试由于特征尺寸变小和工作频率提高而带来的串扰和信号完整性故障。
SoC的芯片级测试，其所涉及的测试要求不仅仅是要提供从芯片引脚到IP核的测试访问和支持用户定义逻辑及IP核间互连测试，还包括IP核的隔离和测试控制、测试资源共享、测试调度以及测试方法评估和优化等内容，是一个复杂的系统工程。
本课程的主要工作就是对扫描测试技术、ATPG技术、低功耗DFT技术、测试调度等问题进行有益的学习和探讨。
1.3本课程的主要内容
本文的目的在于探讨集成电路的测试方法与故障诊断，所以将涉及到边界扫描技术、全扫描与部分扫描技术、ATPG技术、低功耗DFT技术和测试调度算法。
篇章结构的组织如下：
第二章介绍本课程要用到的一些基本概念，包括：
系统芯片和IP核、常用的DFT实现手段、边界扫描技术、BIST技术、测试调度等。
第三章剖析边界扫描技术，包扩IEEEStd1149.1、1149.4、1149.5和1149.6。
旨在说明如何在芯片与芯片之间，嵌入式芯核与嵌入式芯核之间的互连测试如何实现。
特别是当采用电容耦合技术和高速数字技术的情况下，应该采用什么标准。
第四章介绍全扫描和部分扫描技术，探讨扫描链的实际设计过程中出现的问题和解决的办法，并使用Synopsys公司的DFT工具进行了验证。
第五章介绍低功耗DFT技术，包括基于扫描技术设计的低功耗DFT实现方法和基于非扫描技术设计的低功耗DFT方法。
采用这些技术进行IP核的设计，可以有效地降低芯片测试的功耗和缩短芯片的测试时间。
第六章介绍测试调度算法。
构造一种新型的系统芯片测试调度模型，提出了一套行之有效的测试调度算法，并分析了测试调度的结果。
第七章对整个课程进行总结，并给出了以后的研究方向和应该解决的问题。
2集成电路可测试性设计的基本概念
本章介绍DFT（DesignForTest）的基本概念。
给出常用的DFT实现方法及其适用场合，SoC（SystemonaChip）和IP（IntellectualProperty）核相关的基本知识，并对自动测试设备（ATE，AutomaticTestEquipment）作一个简单的介绍，分析系统芯片可测试性设计所遇到的挑战。
2.1DFT的基本概念
一般来说，一个合格的芯片一般要经过两次测试。
一次是所谓的晶圆片测试，就是将制造好的晶圆片进行严格的测试然后进行划分、封装，实际上只有那些通过测试的裸片才会进行封装，而未通过测试的裸片则直接淘汰；另一次测试为产品测试（Productiontest），就是通过晶片测试和封装的芯片仍然需要进一步测试以确认没有封装引起的故障才能成为真正的产品。
无论对于哪一次封装，将设计和测试分开的传统做法都是无法实现的。
因此，必须在产品的开发阶段就考虑可测试性问题，这就是所谓的DFT问题。
DFT也称为可测试性设计，可测试性设计技术对于保证ASIC产品质量，降低测试成本，缩短产品上市时间，都具有十分重要的意义。
可测试性设计是一个很广阔的领域，术语很多，某些术语甚至还没有确切的定义或者没有统一的定义。
搞清这些基本概念，有助于正确理解该领域中的相关问题。
2.2DFT的常用方法
测试是通过控制和观察电路中的信号，确定电路是否正常工作的过程。
因此，可控制性和可观察性是电路可测试性问题中最基本的两个概念。
可测试性设计技术的目的就是试图增加电路节点的可控制性和可观测性，从而有效地、经济地完成芯片的生产测试。
可测试性技术的方法可分为功能点测试、基于扫描技术的结构化测试和内建自测试。
2.2.1功能点测试
功能点测试技术可用于特殊电路和单元的测试。
它是针对一个已经定型的电路设计中的测试问题而提出的。
该技术有分块、增加测试点、利用总线结构等几种主要方法[1]。
分块法采用的技术有机械式分割、跳线和选通门等。
机械式分割是将整个电路分割为多块。
这样虽然使得测试生成故障模拟的工作量减少，但是却不利于系统的集成，费用也大大增加。
采用跳线的方法则会引入大量的I/O端口。
而选通门的方法则需要在设计中引入大量的输入、输出端口以及完成选通功能所必须的模块。
增加测试点是提高电路可测试性最直接的方法。
其基本方法是将电路内难于测试的节点引出，作为测试点，如果测试点直接用作系统的原始输入，则可以提高该电路节点的可控性，如果测试点用作系统的原始输出，则可以提高电路的可观察性。
该方法的缺点是由于引脚数目的限制，所能引入的测试点数目非常有限。
利用总线结构类似于分块法。
它将电路分成若干个功能块，并且与总线相连，可以通过总线测试各个功能模块，改进各功能模块的可测试性。
这种方法的缺点在于不能检测总线自身的故障。
功能点测试技术的缺点在于它不能解决成品电路的测试筛选生成问题，只能用来辅助分析测试；另外，它需要在电路中每个测试点增加可控的输入端和可观察的输出端，因此而增加了附加的连线与I/O端口，给后端的布局布线带来了较多的麻烦，也使得芯片面积的开销较大。
2.2.2扫描测试
结构化DFT技术对电路结构进行总体上的考虑，只增加了用于测试的内部逻辑电路，就可以访问芯片内部电路节点，按照一定的DFT规则进行测试电路设计，具有通用性好和自动化程度高的特点。
扫描技术是指通过将电路中任一节点的状态移进或移出来进行测试定位的手段，其特点是测试数据的串行化。
通过将系统内的寄存器等时序元件重新设计，使其具有可扫描性，测试数据从芯片端口经移位寄存器等组成的数据通路串行移动，并在数据输出端对数据进行分析，以此来提高电路内部节点的可控制性和可观察性，达到测试芯片内部节点的目的。
扫描技术分为全扫描技术、部分扫描技术和边界扫描技术。
全扫描技术就是将电路中所有的触发器用可扫描触发器替代，使得所有的触发器在测试的时候链接成一个移位寄存器链，称为扫描链。
这样，电路在测试时就可以分成纯组合逻辑的测试和移位寄存器链的测试。
电路中所有的状态可以直接从原始输入和输出端得到控制和观察。
全扫描技术可以显著的减少测试生成的复杂度和测试费用，但这是以牺牲芯片面积和降低系统速度为代价的。
部分扫描的方法是只选择一部分触发器构成扫描链，降低了扫描设计的芯片面积开销，减少了测试时间。
其关键技术在于如何选择触发器。
对部分扫描技术的研究主要在于如何减少芯片面积、降低对电路性能的影响，提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面。
边界扫描技术是各IC制造商支持和遵守的一种扫描技术标准，起先主要用于对印刷电路板的测试，它提供一个标准的测试接口简化了印刷电路板的焊接质量测试。
它是在IC的输入输出端口处放置边界扫描单元，并把这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并控制芯片边界的信号。
边界扫描技术也可用于对系统芯片进行故障检测，但是由于这种测试观测方法要将所有的并行输入/输出数据串行化，测试时间相当长，因此这种方法目前一般用于对板级系统的互连测试与电路板之间的互连测试。
2.2.3内建自测试（BIST,Built-In-Self-Test）
内建自测试技术对数字电路进行测试的过程可分为两个步骤：
首先将测试信号发生器产生的测试序列施加到被测电路，然后由输出响应分析器检查被测电路的输出序列，以确定电路是否存在故障以及故障的位置。
BIST主要完成测试序列生成和输出响应分析两个任务。
通过分析被测电路的响应输出，判断被测电路是否存在故障。
因此，对数字电路进行BIST测试，需要增加三个硬件部分：
测试序列生成器、输出响应分析器和测试控制部分。
在测试序列生成器中，有确定性生成、伪穷举测试生成和伪随机测试生成等几种方法。
确定性测试方法是一种针对特定的电路故障进行测试的方法，虽然可以得到很高的故障覆盖率，但硬件开销大，仅在测试码个数较少的时候采用。
伪穷举测试的方法是把所有可能输入都加以计算的测试方法。
它的最大特点是故障覆盖率可以达到100％，但其计算量与输入端子呈幂次方关系，因此计算量很大。
如果将电路分为多个原始输入变量互相独立的块，则测试数将大大减少。
伪穷举法就是这样一种压缩测试向量的方法。
伪穷举法也具有很高的故障覆盖率，但伪穷举法对电路进行划分比较困难，有相当的局限性。
而且由于加入了附加硬件，可能对电路性能产生负面效应。
伪随机测试是一种广泛使用的测试方法，该方法可以对被测试电路产生大量的测试代码，而且硬件电路开销较小，同时具有较高的故障覆盖率。
LFSR（LinearFeedbackShiftRegister，线性反馈移位寄存器）就是这样一种测试代码生成电路。
实现输出响应分析的方法有ROM比较逻辑法、多输入特征寄存器法和跳变计数器法等。
ROM比较逻辑法是将正确的响应存储在芯片内的ROM中，在测试的时候，将其与测试响应进行比较，但这种方法会因为占用太多的芯片面积而毫无实用价值。
多输入特征寄存器方法是将被测试电路中各节点的响应序列进行处理，得到与测试响应序列等长的特征字（Signature）,然后与无故障电路节点的响应序列特征值进行比较，如果两者相同，则说明电路正常，否则表明被测试电路有故障存在。
跳变计数器法是通过比较输出响应的跳变总数，来判断被测试电路是否正常工作，因此需要存储和比较跳变次数，从而使得所需要的存储空间与测试时间都得到大幅度的降低。
但是后面两种方法是以牺牲故障覆盖率为代价的。
实现DFT的工具应该首推Mentor公司。
Fastscan可以用于全扫描逻辑电路的测试；Flextest则可以用于解决部分扫描设计问题；LBISTArchitect则用来生成逻辑电路的BIST部分，适用于IP或宏模块的内建自测试设计；MBISTArchitect可以用来实现存储器的BIST；BSDArchitect可以用来生成边界扫描电路。
Synopsys公司也有自己的DFT实现工具：
DFTCompiler用来完成可测试性设计综合；TetraMAX用来生成ATPG（AutoTestPatternGeneration）测试向量；VERADevelopersKit则是测试平台开发和测试向量自动生成工具。
2.3系统芯片与IP核
系统芯片就是在单一芯片上实现信号采集、转换、存储、处理和I/O等功能，将数字电路、模拟电路、信号采集和转换电路、存储器集成在一块芯片上实现一个系统的功能。
因此系统级集成电路设计方法具有降低整机成本、提高集成度、降低功耗等优点。
但系统芯片的系统复杂、集成度高，还需解决模块之间的干扰问题。
任何一家公司，从零开始独立完成系统级设计，都是一项十分艰巨的任务。
IP核即知识产权核，确切地说应为“知识产权设计模块”，是预先设计好的电路功能模块。
IP核分为软核（SoftCore）、硬核（HardCore）和固核（FirmCore）。
软核是指用RTL和门级VerilogHDL和VHDL的形式描述功能块的行为，但是并不涉及用什么电路和电路元件实现这些行为。
与硬核相比，软核的设计周期短，设计投入少。
由于不涉及物理实现，用户能把RTL和门级HDL表达的软核修改为自己需要的设计，综合到选定的厂商工艺上，增大了IP的灵活性和适应性。
硬核的电路布局布线和工艺是确定的，已完成全部的前端和后端设计，提供设计的最终阶段产品。
固核是一种介于软核和硬核之间的IP，通常以RTL代码和对应具体工艺网表的混合形式提供。
固核是完成了综合的功能块，以网表的形式提交客户使用。
固核允许用户重新确定关键性能参数，如果客户与固核使用同一个生产线的单元库，IP的成功率会比较高。
最早的IP开发是为了提高设计效率、减少设计风险，将多次设计成熟、经工艺验证并已优化的设计模块建库，提供给相同功能的电路设计使用。
随着集成电路的发展和SoC复杂性的提高，给IP核的开发带来巨大的商业机遇，IP核已成为一种商品，IP技术越来越成为IC界广泛关注的焦点。
功能模块化的系统芯片具有易于增加新功能和缩短上市时间的显著特点，是IC设计业当前乃至未来的主流设计方式。
利用IP设计的形式，可将不同公司的特长集中到同一产品的设计与制造中。
利用IP核设计系统芯片可以有效地缩短系统芯片的开发时间，缓解设计的能力与IC制造的矛盾，降低产品开发的成本。
对于一个公司来说，进行大规模SoC设计的时候，能够得到大量的功能模块（包括本公司的其他部门和其他公司）就变得尤为关键，这样就可以满足快速面向市场的要求而实现商业目标。
2.4自动测试设备（ATE）
集成电路自动测试设备，即我们通常所说的ICATE（AutomaticTestEquipment），通常是非常昂贵的测试平台（一般高于一百万美元）。
ATE被看作一个模型，它具有：
一定存储深度的多个通道（新型的ATE支持通道上有不同的工作频率），多个时钟产生器和多个电源输出端口。
这些资源通过一个加载板上的插座提供给被测试芯片。
ATE可能还具有另外一些资源与功能，例如：
内存测试功能（MTF，MemoryTestFunctions）；模/数和数/模转换器；进行Idd和Iddq测试的电流测试装置；用于验证或者同步输出时钟信号的频率计数器。
2.4.1ATE的局限性
ATE与仿真器很不相同。
仿真器可以在时钟驱动下工作，也可以没有时钟驱动。
可以是基于周期的或事件的驱动，并且可以访问设计中任何信号、变量或者常量。
由仿真器施加的波形可以被看作是理想的数学表示，未知的信号可以被看作状态“X”，高阻状态则被看作状态“Z”。
ATE则只能通过系统周边封装引脚进行操作。
并且具有真实的信号延迟、时钟延迟、信号衰减、芯片的输出负载，以及实际工作时的热效应。
测试仪也具有信号边缘布局的精确性（测试仪可以区分的最小测量值）、准确性（边缘布局的最小不确定性）和边缘斜率（上升和下降时间）[20]。
2.4.2ATE使用代价
测试代价的构成部分是芯片占用ATE插槽的时间和占用的总线宽度。
自动手柄将一个芯片插入ATE插槽中，然后将其取出的最小时间间隔为1～3秒钟。
降低测试代价的一个有效措施就是在同一个ATE上并行测试许多芯片，使得测试时间低于手柄的门限时间。
由于多个芯片并行测试，每个芯片平均占用的ATE总线的宽度就需要有所限制。
如果施加到测试仪上的测试程序过于复杂或者包含有大量的测试数据，就有可能引起测试数据的重载（Reload）,该过程要占用比较长的时间，因而会使得测试代价更高。
降低测试程序复杂性可以使用简化技术，例如单边沿测试集测试；减少测试数据的方法是使用数据压缩技术。
一个较简单的测试程序可以降低对ATE的要求，这也意味着可以有效的降低测试费用。
2.5集成电路可测试性设计的挑战
集成电路的功能复杂性与规模的不断提高，不仅使得设计技术产生新的变革
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