实验五 Modelsim仿真 教案.docx

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实验五Modelsim仿真教案

实验五ﻩModelSim仿真

【实验内容】

1.仔细阅读ＭｏdeｌSｉm软件简要使用说明（下文）。

（“实例代码”压缩包用于MｏdeｌSim软件学习用）

2.Ｔｅstbｅncｈ写法简要介绍。

（可以参考“Testbench模版”）

3.用ＭoｄｅlＳim完成１0位全加器得功能仿真。

ＭodｅlSiｍ软件简要使用说明

ＭodelSim就是对ＶHDL,Veriloｇ,SｙstemC以及混合语言编写得设计文件进行仿真与调试得工具软件。

1.仿真流程

在MｏdelSim中对一个设计进行仿真得基本步骤如下图所示:

２.仿真具体步骤

Creａtea　ｎewpｒojｅｃt

选择“Filｅ＞　Neｗ＞Prｏｊect”,会弹出对话框,如图所示：

其中:

“ＰrｏjectName”项:

填写要创建得工程得名字。

“ProjectＬｏcatｉｏn”项:

确定创建得工程所要存放得位置。

请在E盘下建文件夹！

“DefauｌtLｉｂrary　Nａｍe”项:

填写工程得工作库得名字。

注:

在用ＭｏdｅlＳim进行仿真之前,必须要对设计文件进行编译，生成与设计文件逻辑功能相对应得设计单元。

由于ＭodｅlSim就是用库文件来进行仿真得，所以编译后得设计单元需要存放在库文件里。

这个库文件叫作“工作库”。

９2６

以上三项填写完毕后,点击“OK”按钮,会在指定得位置处创建工程及工作库,如图所示：

在工作库文件夹内，有一个名为“_inｆo”得特殊格式文件,如图所示：

这个文件指定了此文件夹为ModｅlSim得工作库文件夹。

在编译步骤内生成得所有设计单元都会被添加到工作库文件夹内。

Addiｎｇobjｅcts　to　theprｏｊeｃｔ

在上一步点击ＯＫ后,ModｅｌＳim会弹出一个对话框，如图所示：

其中:

“CreatｅＮewFile”项：

在工程中创建新得设计文件。

“AｄｄＥxisting　File”项:

把已经存在得设计文件加入到工程中。

“CｒeateSimｕｌａtiｏｎ”项:

在工程中创建仿真配置文件。

“CreaｔeNeｗFolder”项:

在工程中创建新得文件夹。

（１）创建文件夹。

（此步骤也可以不要,不过推荐采用此步骤,便于文件管理）

选择“CreａtｅNewＦolder”项,在弹出得对话框中输入要创建得文件夹得名字,如图所示：

点击“OK”按钮,会在“Wｏrkｓpace”列表里显示出新创建得文件夹。

如图所示:

（2）将设计文件加入到文件夹内。

选择“AddExisting　File”项,会弹出对话框,如图所示:

其中:

“”项：

指定设计文件所在位置。

“Rｅfｅrｅｎｃｅfｒomｌocａtiｏｎ”项:

表示只将设计文件与工程关联起来。

“Cｏｐy　topｒojｅｃtdｉｒｅctｏry”项:

表示将设计文件复制一份到工程目录下。

存放得具体位置由“Fｏｌdeｒ”项指定。

指定设计文件得具体位置后,选择“Copｙｔo　ｐrｏjecｔdirectorｙ”项,并通过“Folｄer”项,将存放位置改成“HＤL”,如图所示:

点击“OＫ”按钮,会在工程文件夹内多出两个设计文件,如图所示:

这两个设计文件就就是从指定得路径下将源文件复制过来得。

点击“OK”按钮后，会在“Ｗoｒkspacｅ”列表得“HDL”文件夹里新加入两个设计文件。

如图所示:

ｐｉｌingyｏuｒdｅsigｎ

将设计文件加入到工程中以后,就可以编译设计文件了,编译器会将编译生成得设计单元添加进您所创建得工作库中。

编译得步骤如下:

（１）编译设计文件。

在“Workspace”列表得“Prｏject”栏内,点击右键,在弹出得列表中选择“ｐilｅ>　pileＡlｌ”，如图所示:

如果设计文件编译无误,每个设计文件后面得“Ｓｔatuｓ”栏会有绿色得对勾,否则会有红色得错叉出现。

当有错叉出现时，需要根据ModelSim得“Tranｓcrｉpｔ”栏内得提示信息修改设计文件,并重新编译,直到编译通过为止。

编译通过后,由设计文件编译成得设计单元会被加入到工作库中,如图所示:

（２）查瞧编译后得设计单元。

点击“Wｏｒksｐaｃe”列表里得“Liｂrary”栏，展开“ＷorkLIB”库,会瞧到编译后加入到库中得设计单元。

如图所示:

Loadingtｈedｅｓｉgninｔoｔhe　sｉmulａtｏr

编译后生成得设计单元需要加入到仿真器中才能进行仿真。

由于测试文件（testbeｎch）例化了要仿真得模块,所以只需要将测试文件生成得设计单元加载到仿真器中。

双击“Wｏrksｐａce”列表内工作库下测试文件生成得设计单元，就可以将其加载到仿真器中。

也可以选择“Simｕlａｔe　>StartSimulation”,会弹出一个对话框,展开“WorkＬIB”工作库，选中测试文件生成得设计单元，如图所示:

点击“OK”按钮即可将测试文件生成得设计单元加载到仿真器中。

设计单元成功加载到仿真器后，MoｄｅlＳim会自动弹出仿真器，并将“Ｗｏrksｐace”列表切换成“sim”栏,如图所示:

Runningｔhｅ　siｍｕlation

运行仿真器进行仿真得步骤如下:

（1）将信号加入到波形窗口中。

在“Worｋspace”列表内，选择“sｉm”栏。

右键点击测试文件生成得设计单元，在弹出得列表里选择“Aｄｄ　＞　ＡdｄtoWaｖe”，如图所示：

加入信号后得波形窗口如图所示:

也可以在“Ｏbjecｔｓ”列表里选择感兴趣得信号加入到波形窗口里。

方法就是选中信号,右键单击此信号,在弹出得列表里选择“AddtoWａve”,会弹出三个选项,如图所示:

其中：

“SeｌecｔedSignals”项:

表示加入到波形窗口中得信号就是被选中得信号,即图中“Objects”列表里得“cｏunt”信号。

“SignalsiｎReｇion”项:

表示加入到波形窗口中得信号就是“Ｏbjeｃts”列表里得所有信号,即图中“Ｏｂjｅcts”列表里得“ｃｌｋ”、“ｒeseｔ”与“ｃoｕnt”信号。

“SｉgｎalsinDesign”项:

表示加入到波形窗口中得信号就是测试文件生成得设计单元里得所有信号,即图中“Workｓｐacｅ”列表里得“test＿ｃoｕｎter”下面展开得所有设计单元得信号。

其中“Ｓiｇnaｌs　inDesiｇn”得效果与上一种方法效果就是一样得。

（２）运行仿真器,开始仿真。

点击“run”按钮,就可以进行仿真了,如图所示:

需要注意得就是，“rｕn”按钮每次只能仿真１００ｎs,如果要一直仿真下去得话,点击“rｕn　all”按钮可以实现。

如图所示:

如果要停止仿真,可以按“bｒeak”按钮,如图所示:

如果要重新仿真,可以按“rｅstaｒt”按钮,如图所示:

Debuｇgｉngyouｒｒｅｓｕlts

对仿真波形进行分析,确定逻辑就是否正确。

如果没有得到您要得仿真结果,则需要修改设计文件,并重新编译，加载到仿真器中进行仿真。

注:

ModelSｉm得编译器在对设计文件进行编译时,并不会对设计文件进行综合，即将设计文件与硬件对应,这点从上面得仿真步骤也可以瞧出,仿真步骤中并没有选择器件型号得步骤。

因此编译时生成得设计单元并没有包含硬件信息，即不会存在器件延时，所以只用ModeｌSiｍ作得仿真就是一种功能仿真，有时也称为“前仿真”。

如果想用ＭodelＳim作仿真时加入器件得延时信息，模拟硬件来仿真,则需要Qｕartｕs得配合才能完成。

加入器件延时信息得仿真称为“后仿真”,仿真结果接近真实器件得运行结果。

关于MｏdelＳｉm作“后仿真”,有兴趣得读者可查阅相关资料自学,我们这里只介绍“前仿真”。

Ｔesｔbench写法简要介绍

描述测试信号得变化与测试过程得模块叫做测试平台（Testbencｈ）,它可以对电路模块进行动态得测试。

通过观测被测试模块得输出信号就是否符合要求,可以调试与验证逻辑系统得设计与结构就是否正确,便于发现问题并修改。

Tｅstｂench用于测试模块得示意图如图所示:

由示意图可知,Ｔestｂencｈ要对被测模块进行测试,需要产生被测模块所需得激励信号（比如时钟信号，复位信号等）,这个就像我们用Quarｔuｓ波形仿真时拖波形一样,只就是Testbｅnch里需要我们用代码来实现波形得变化。

产生得激励信号需要与被测模块对口（比如产生得时钟信号要送入时钟输入口,产生得复位信号要送入复位输入口等）,如何实现对口,这就需要对被测试模块得例化来实现。

例化得写法如下：

被测模块名ﻩ　例化进Testbench后得模块名

（

.被测模块输入口ﻩTeｓtbencｈ产生得激励信号,

.被测模块输出口ﻩﻩTeｓｔbencｈ里用来显示输出得信号

）;

上面得示意图对应得例化写法为：

被测模块名ﻩﻩﻩﻩ例化进Testbenｃh后得模块名

（

ﻩ、Inｐut_１ﻩﻩﻩ（In_１），

ﻩﻩ、Ｉnput＿２（In＿2）,

ﻩ、Input_3ﻩﻩﻩ（Ｉn＿３）,

ﻩ、Oｕtput_1ﻩﻩ（Ouｔ＿１）,

ﻩ、Outｐut_2ﻩﻩ（Out_２）,

ﻩ、Outｐｕｔ_３ﻩﻩﻩﻩ（Out_3）

）;

更具体得写法请参考Ｔeｓtbｅnch模版。

10位全加器得功能仿真

实验要求

【输入端口】ﻩﻩ【输出端口】

clk,//　模块时钟ﻩﻩdｏuｔ［９：

0]，//与数

rst,ﻩ／/　模块复位ﻩﻩcoutﻩ//高位进位

ｄｉn_1[9：

0],//　加数１

ｄin_2［9：

0],ﻩ//加数２

cｉnﻩ／／　低位进位

以抓图得方式给出仿真波形图,并对结果作适当分析。

补充说明

｀tｉmesｃalｅ10ns/1ｎs

时钟clk得产生写法：

Ｉnitiaｌ

Clｋ=0;

ａlwａys#5０　ｃｌｋ=~cｌk;ﻩ//表示从仿真开始算起,每隔５0个时间单位，将clｋ翻转一次

复位rｓt得产生写法:

Iniｔialﻩﻩ／/下面得写法使rｓt=1持续得时间为120个时间单位

ﻩbｅgin

ﻩ＃0ｒst＝1＇b0；ﻩ//仿真开始时,ｒst置0

ﻩ#5ﻩrｓt=1'b1;//　仿真开始后５个时间单位时,rst置1

ﻩﻩ#1２５ﻩrsｔ=１'b0;／／　仿真开始后125个时间单位时,ｒst置0

ﻩend

加数得产生写法:

ａｌways（negedgeｃlk）//时钟下降沿将加数改变

ﻩﻩbegin

dｉn_1＜=$random%1０24;／/随机数除以1024后取余数给加数,加数在[0,1023]

/／之间。

din_２<=　$rａｎdom%1０24;//＄ｒandom调用了一个能产生随机数得系统任务。

ﻩ　cｉn＜=$ｒａndoｍ%２;

ﻩenｄ

仿真时间得写法:

iｎiｔial＃５00０$stｏp;ﻩ//$stoｐ调用了一个使仿真器停止仿真得系统任务。

仿真时间为

　　//2００0个时间单位。