实验六ADC0809的设计.docx
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实验六ADC0809的设计
本科学生综合性实验报告
学号114090523姓名罗朝斌
学院物电学院专业、班级11光电子
实验课程名称电子设计自动化（EDA实验）
教师及职称罗永道副教授
开课学期2013至2014学年下学期
填报时间2014年6月10日
云南师范大学教务处编印
实验序号
六
实验名称
ADC0809的设计
实验时间
2014年5月26
实验室
同析楼114
一．实验预习
1.实验目的:
1、熟练掌握qualtus软件的实用。
2、掌握组合逻辑电路的设计方法。
3、掌握中规模集成电路加法器的工作原理及其逻辑功能。
4、掌握ADC0809的设计方法，熟悉和练习QuartusⅡ的应用。
2．实验原理、实验流程或装置示意图：
ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。
转换时间约100μs，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。
主要控制信号如图9.1所示：
START是转换启动信号，高电平有效；ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的锁存信号。
当模拟量送至某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号，当启动转换约100μs后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线，至此ADC0809的一次转换结束。
3．实验设备及材料
电脑一台，QuartusII实验平台，EDA实验箱
4．实验方法步骤及注意事项
实验方法步骤
1、编写源代码。
打开QuartusII软件平台，点击file中的New建立一个工程文件。
编写的文件名与实体名一致，点击file/save以.vhd位扩展名存盘文件。
2、实验原理、实验流程或装置示意图：
字系统控制部分的每一个部分都可以看作一种状态，与每一控制相关的转换条件指定了状态的下一个状态和输出。
根据有限状态机的输出与当前状态和当前输入的关系，可以将有限状态机分成Moore型有限状态机和Mealy型有限状态机两种。
从现实的角度，这两种状态机都可以实现同样的功能，但是它们的时序不同，选择使用哪种有限状态机要根据实际情况进行具体分析
Moore型有限状态机的输出只与有限状态机的当前状态有关，与输入信号的当前值无关。
在图22-1中描述了Moore型有限状态机的示意图。
Moore型有限状态机在时钟clock脉冲的有效边沿后的有限个门延时后，输出达到稳定值。
即使在一个时钟周期内输入信号发生变化，输出也会在一个完整的时钟周期内保持稳定值而不变。
输入对输出的影响要到下一个周期才能反映出来，Moore型有限状态机最重要的特点就是将输入与输出信号隔离开来
3、编译与调试。
确定源代码文件为当前工程文件，进行编译。
编译文件有错误或警告，则要将调试修改直至文件编译成功。
4、波形仿真及验证。
在编译成功后，点击Waveform开始设计波形。
点击”insertthenode”,按照程序所述插入节点（具体则根据实验的变量而定）。
点击保存。
5、结果分析。
对所得的波形文件进行逻辑功能的分析，分析是否满足预先的结果，直至试验成功为止。
注意事项
1、在编写程序时，一定要按照步骤进行，文件名和实体名要保持一致，否则将编译错误。
2、在进行波形仿真时，一定要将时序仿真改变成功能仿真。
3、在进行波形仿真时，一定要生成功能仿真网表，否则将不能得到正确的功能仿真波形。
二．实验内容
ADC0809VHDL程序如下：
--Copyright（C）1991-2008AlteraCorporation
--YouruseofAlteraCorporation'sdesigntools,logicfunctions
--andothersoftwareandtools,anditsAMPPpartnerlogic
--functions,andanyoutputfilesfromanyoftheforegoing
--（includingdeviceprogrammingorsimulationfiles）,andany
--associateddocumentationorinformationareexpresslysubject
--tothetermsandconditionsoftheAlteraProgramLicense
--SubscriptionAgreement,AlteraMegaCoreFunctionLicense
--Agreement,orotherapplicablelicenseagreement,including,
--withoutlimitation,thatyouruseisforthesolepurposeof
--programminglogicdevicesmanufacturedbyAlteraandsoldby
--Alteraoritsauthorizeddistributors.Pleaserefertothe
--applicableagreementforfurtherdetails.
--GeneratedbyQuartusIIVersion8.0Build21505/29/2008SJFullVersion
--CreatedonFriMay3012:
00:
302014
LIBRARYieee;
USEieee.std_logic_1164.all;
ENTITYADC0809IS
PORT（
clock:
INSTD_LOGIC;
reset:
INSTD_LOGIC:
='0';
eoc:
INSTD_LOGIC:
='0';
data:
INSTD_LOGIC_VECTOR（7DOWNTO0）:
="00000000";
ale:
OUTSTD_LOGIC;
oe:
OUTSTD_LOGIC;
q:
OUTSTD_LOGIC_VECTOR（7DOWNTO0）;
start:
OUTSTD_LOGIC
）;
ENDADC0809;
ARCHITECTUREBEHAVIOROFADC0809IS
TYPEtype_fstateIS（s0,s1,s2,s3,s4）;
SIGNALfstate:
type_fstate;
SIGNALreg_fstate:
type_fstate;
SIGNALreg_ale:
STD_LOGIC:
='0';
SIGNALreg_oe:
STD_LOGIC:
='0';
SIGNALreg_q:
STD_LOGIC_VECTOR（7DOWNTO0）:
="00000000";
SIGNALreg_start:
STD_LOGIC:
='0';
BEGIN
PROCESS（clock,reg_fstate,reg_ale,reg_oe,reg_q,reg_start）
BEGIN
IF（clock='1'ANDclock'event）THEN
fstate<=reg_fstate;
ale<=reg_ale;
oe<=reg_oe;
q<=reg_q;
start<=reg_start;
ENDIF;
ENDPROCESS;
PROCESS（fstate,reset,eoc,data）
BEGIN
IF（reset='1'）THEN
reg_fstate<=s0;
reg_ale<='0';
reg_oe<='0';
reg_q<="00000000";
reg_start<='0';
ELSE
reg_ale<='0';
reg_oe<='0';
reg_q<="00000000";
reg_start<='0';
CASEfstateIS
WHENs0=>
reg_fstate<=s1;
WHENs1=>
reg_fstate<=s2;
reg_ale<='1';
reg_start<='1';
WHENs2=>
IF（（eoc='1'））THEN
reg_fstate<=s3;
ELSE
reg_fstate<=s2;
ENDIF;
WHENs3=>
reg_fstate<=s4;
reg_oe<='1';
WHENs4=>
reg_fstate<=s0;
reg_q<=data（7DOWNTO0）;
WHENOTHERS=>
reg_ale<='X';
reg_oe<='X';
reg_q<="XXXXXXXX";
reg_start<='X';
report"Reachundefinedstate";
ENDCASE;
ENDIF;
ENDPROCESS;
ENDBEHAVIOR;
时序图：
自己仿真输入波形：
输出仿真的波形：
ADC0809书上输入波形如下所示：
ADC0809书上输出波形如下所示：
ADC0809RTLViewer
ADC0809
ADC0809Symbol
2．对实验现象、实验结果的分析及其结论
1、在程序写好这后，编译，编译通过，在波形仿真中，设置好输入波形的各个值，点击运行波形文件之后显示successful。
2、分别分析数码管和译码器的波形输出文件，结果与预期设想结果一致。
3、由以上结果分析得知，本次ADC0809的设计实验是成功的。
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