实验六ADC0809的设计.docx

1、实验六ADC0809的设计 本科学生综合性实验报告学号 114090523 姓名 罗朝斌 学院 物电学院 专业、班级 11光电子 实验课程名称 电子设计自动化（EDA实验） 教师及职称 罗永道 副教授 开课学期 2013 至 2014 学年 下 学期 填报时间 2014 年 6 月 10 日云南师范大学教务处编印实验序号六实验名称ADC0809的设计实验时间2014年5月26实验室同析楼114一实验预习1.实验目的: 1、熟练掌握qualtus软件的实用。2、掌握组合逻辑电路的设计方法。3、掌握中规模集成电路加法器的工作原理及其逻辑功能。4、掌握ADC0809的设计方法，熟悉和练习Quartu

2、s的应用。2实验原理、实验流程或装置示意图：ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。转换时间约100s，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。主要控制信号如图9.1所示：START是转换启动信号，高电平有效；ALE是3位通道选择地址(ADDC、ADDB、ADDA)信号的锁存信号。当模拟量送至某一输入端(如IN1或IN2等)，由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号，当启动转换约100s 后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控

3、制打开三态缓冲器，把转换好的8位数据结果输至数据总线，至此ADC0809的一次转换结束。 3实验设备及材料电脑一台，QuartusII 实验平台，EDA实验箱4实验方法步骤及注意事项 实验方法步骤1、 编写源代码。打开QuartusII软件平台，点击file中的New建立一个工程文件。编写的文件名与实体名一致，点击file/save以.vhd位扩展名存盘文件。2、 实验原理、实验流程或装置示意图： 字系统控制部分的每一个部分都可以看作一种状态，与每一控制相关的转换条件指定了状态的下一个状态和输出。根据有限状态机的输出与当前状态和当前输入的关系，可以将有限状态机分成Moore型有限状态机和Mea

4、ly型有限状态机两种。从现实的角度，这两种状态机都可以实现同样的功能，但是它们的时序不同，选择使用哪种有限状态机要根据实际情况进行具体分析Moore型有限状态机的输出只与有限状态机的当前状态有关，与输入信号的当前值无关。在图22-1中描述了Moore型有限状态机的示意图。Moore型有限状态机在时钟clock脉冲的有效边沿后的有限个门延时后，输出达到稳定值。即使在一个时钟周期内输入信号发生变化，输出也会在一个完整的时钟周期内保持稳定值而不变。输入对输出的影响要到下一个周期才能反映出来，Moore型有限状态机最重要的特点就是将输入与输出信号隔离开来3、 编译与调试。确定源代码文件为当前工程文件，

5、进行编译。编译文件有错误或警告，则要将调试修改直至文件编译成功。4、 波形仿真及验证。在编译成功后，点击Waveform开始设计波形。点击”insert the node”,按照程序所述插入节点（具体则根据实验的变量而定）。点击保存。5、 结果分析。对所得的波形文件进行逻辑功能的分析，分析是否满足预先的结果，直至试验成功为止。注意事项 1、在编写程序时，一定要按照步骤进行，文件名和实体名要保持一致，否则将编译错误。2、在进行波形仿真时，一定要将时序仿真改变成功能仿真。3、在进行波形仿真时，一定要生成功能仿真网表，否则将不能得到正确的功能仿真波形。二实验内容ADC0809VHDL程序如下：- C

6、opyright (C) 1991-2008 Altera Corporation- Your use of Altera Corporations design tools, logic functions - and other software and tools, and its AMPP partner logic - functions, and any output files from any of the foregoing - (including device programming or simulation files), and any - associated d

7、ocumentation or information are expressly subject - to the terms and conditions of the Altera Program License - Subscription Agreement, Altera MegaCore Function License - Agreement, or other applicable license agreement, including, - without limitation, that your use is for the sole purpose of - pro

8、gramming logic devices manufactured by Altera and sold by - Altera or its authorized distributors. Please refer to the - applicable agreement for further details.- Generated by Quartus II Version 8.0 Build 215 05/29/2008 SJ Full Version- Created on Fri May 30 12:00:30 2014LIBRARY ieee;USE ieee.std_l

9、ogic_1164.all;ENTITY ADC0809 IS PORT ( clock : IN STD_LOGIC; reset : IN STD_LOGIC := 0; eoc : IN STD_LOGIC := 0; data : IN STD_LOGIC_VECTOR(7 DOWNTO 0) := 00000000; ale : OUT STD_LOGIC; oe : OUT STD_LOGIC; q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); start : OUT STD_LOGIC );END ADC0809;ARCHITECTURE BEHAVIO

10、R OF ADC0809 IS TYPE type_fstate IS (s0,s1,s2,s3,s4); SIGNAL fstate : type_fstate; SIGNAL reg_fstate : type_fstate; SIGNAL reg_ale : STD_LOGIC := 0; SIGNAL reg_oe : STD_LOGIC := 0; SIGNAL reg_q : STD_LOGIC_VECTOR(7 DOWNTO 0) := 00000000; SIGNAL reg_start : STD_LOGIC := 0;BEGIN PROCESS (clock,reg_fst

11、ate,reg_ale,reg_oe,reg_q,reg_start) BEGIN IF (clock=1 AND clockevent) THEN fstate = reg_fstate; ale = reg_ale; oe = reg_oe; q = reg_q; start = reg_start; END IF; END PROCESS; PROCESS (fstate,reset,eoc,data) BEGIN IF (reset=1) THEN reg_fstate = s0; reg_ale = 0; reg_oe = 0; reg_q = 00000000; reg_start

12、 = 0; ELSE reg_ale = 0; reg_oe = 0; reg_q = 00000000; reg_start reg_fstate reg_fstate = s2;reg_ale = 1; reg_start IF (eoc = 1) THEN reg_fstate = s3; ELSE reg_fstate reg_fstate = s4; reg_oe reg_fstate = s0;reg_q reg_ale = X; reg_oe = X; reg_q = XXXXXXXX; reg_start = X; report Reach undefined state; E

13、ND CASE; END IF; END PROCESS;END BEHAVIOR;时序图：自己仿真输入波形：输出仿真的波形：ADC0809书上输入波形如下所示：ADC0809书上输出波形如下所示： ADC0809RTL Viewer ADC0809ADC0809Symbol 2对实验现象、实验结果的分析及其结论1、 在程序写好这后，编译，编译通过，在波形仿真中，设置好输入波形的各个值，点击运行波形文件之后显示successful。2、 分别分析数码管和译码器的波形输出文件，结果与预期设想结果一致。3、 由以上结果分析得知，本次ADC0809的设计实验是成功的。教师评语及评分：签名： 年 月 日