基于CPLD的秒表设计.docx
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基于CPLD的秒表设计
课程设计说明书（本科）
题目:
基于CPLD/FPDA数字秒表设计
姓名:
赵超尚晓亮王浩
专业:
电子信息工程
班级:
08级2班
2011年6月21日
摘要………………………………………………………………………………3
第一章设计任务和目的…………………………………………………………3
1.1设计任务……………………………………………………………3
1.2设计目的……………………………………………………………3
1.3设计中所用工具……………………………………………………3
第二章EDA、CPLD及VHDL语言概述……………………………………………4
2.1EDA概述及开发工具………………………………………………4
2.1.1EDA技术概述……………………………………………4
2.1.2EDA技术工具……………………………………………4
2.1.3PCB设计软件…………………………………………5
2.2CPLD概述及开发工具……………………………………………5
2.2.1CPLD技术概述…………………………………………5
2.2.2CPLD开发工具…………………………………………5
2.3VHDL语言概述及特点………………………………………………6
2.3.1语言概述…………………………………………………6
2.3.2VHDL语言特点……………………………………………7
第三章总体设计的方案…………………………………………………………7
3.1总体设计思想………………………………………………………7
3.2总体硬件设计方案…………………………………………………8
3.3总体软件设计方案…………………………………………………9
第四章软件设计及仿真…………………………………………………………10
4.110分频模块程序设计及仿真………………………………………10
4.21000分频模块程序设计及仿真………………………………………11
4.3七段数码译码程序及仿真……………………………………………12
4.4100分之1秒模块程序设计及仿真……………………………………14
4.5输出扫描模块程序设计及仿真…………………………………………16
4.6分钟模块程序设计及仿真………………………………………………18
4.7分钟模块程序设计及仿真………………………………………………19
第五章基于AT89C51单片机的表设计……………………………………………21
5.1秒表硬件总电路……………………………………………………21
5.2系统仿真及调试………………………………………………………22
第六章总结…………………………………………………………………………24
6.1总结…………………………………………………………………24
6.2收获…………………………………………………………………24
参考文献……………………………………………………………………………25
附录一：
单片机秒表汇编源程序…………………………………………………25
基于CPLD/FPDA数字秒表设计
摘要：
本次EDA课程设计硬件器件基于CPLD，软件程序基于VHDL语言，仿真采用QuartusⅡ5.0，制作一个秒表。
电路原理图的制作使用了Protel99se，软件设计思想从底层到顶层依次调试仿真。
并写出了每一部分的源程序和时序仿真图。
另外本设计中还基于Protues用AT89C51制作了一个秒表，将CPLD和单片机进行比较。
关键词：
EDACPLDVHDLQuartusⅡ5.0ProtuesAT89C51秒表
第一章设计任务的目的
1.1设计任务
设计并实现数字秒表。
下载芯片：
Altera的MAX3000系列EPM3256ATC144-10。
电子秒表具有以下基本功能：
1．具有秒表计时显示功能，最大计数99.9，分辨率0.1秒（基本功能）；
2．具有计时启动与停止功能（基本功能）；
3.可以实现上次计时数据的调出显示功能（扩展功能）；
1.2设计目的
1．掌握可编程逻辑器件的基本原理及利用EDA开发工具QuartusII5.0（Max+plusII）进行可编程逻辑器件设计的方法；
2．熟练掌握可编程逻辑器件的原理图层次化设计方法；
3．掌握利用QuartusII5.0（Max+plusII10.2）进行软件仿真及对可编程逻辑器件进行硬件下载的方法。
4．熟悉实际工程项目开发的流程与设计思想；
1.3设计中所用工具
本设计硬件是基于CPLD/FPGA芯片制作一个简单的数字秒表，具体实现是用CPLD/FPGA开发硬件实验系统上的EPM3254ATC144-10芯片作主控模块，显示模块用8个七段数码管显示，实验开发板一有很多的时钟信号，本实验中所用的1MHz时钟可从开发板上很容易获得。
开发软件是基于QuartusⅡ5.0，它继承了MAX-plusⅡ所有优点，是更加完善的PLD设计工具。
它提供了完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统（SOPC）提供全面的设计环境，将为Altera的DSP模块进行系统模型设计提供了集成综合环境。
它可以完成VHDL语言的编译、时序的仿真和程序的调试烧写工作等工作。
本设计中所用语言为VHDL（Very-High-SpeedIntegratedCircuitHDL），设计思想是从底层到顶层依次调试、仿真。
VHDL是以高级语言为甚而，能够以形式化方式描述电路的结构和行为并用于模拟和综合的高级描述方法。
目的是用软件的方法实现硬件电路的设计，实现RTL级仿真，验证设计的正确性，而不必像在传统的手工设计过程中那样，必须等到完成后才能进行实测和调试。
第三章总体设计方案
3.1总体设计思想
要产生准确的时钟信号必须要一个很高频率的信号进行分频后得到想要的时钟信号才能确保时钟的精度，本设计中使用1MHz时钟信号先进行10分频得到100KHz的信号为数码管扫描信号，再将1KHz信号进行1000分频得到100Hz信号，此信号作为秒表的百分之一秒为，然后每100码元产生一个进为从后得到1秒钟的信号，再每60秒产生一个分钟信号作为分钟信号。
总体设计方案如图3-1所示。
图3-1秒表总体设计方案
3.2总体硬件设计方案
硬件使用EPM3254ATC144-10（引脚如图3-2）作主控制，8个七段数码管作显示部分，三个开关分别起：
开始、暂停、清零作用，总电路图如图3-4
图3-2EPM3254ATC144-10引脚
图3-3总硬件电路图
3.3总体软件设计方案
软件设计思想是从底层往顶层设计，将一个比较复杂的程序划分成7个小的模块，再通过一个顶层电路将七个子程序连接起来。
本设计中分为七个子模块分别为：
10分频、1000分频、一百分之一秒模块、秒钟模块、分钟模块、译码模块和显示模块。
具体电路图如图3-4所示，体仿真结果如图3-5所示。
图3-4软件总电路图
图3-5软件总电路仿真结果
第四章软件设计及仿真
4.110分频模块程序设计及仿真
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityf10is
port（clk:
instd_logic;
clk_out:
outstd_logic）;
end;
architectureartoff10is
signalcount:
integerrange0to9;---改X值，
signalclk_data:
std_logic;
begin
process（clk,count）
begin
ifclk'eventandclk='1'then
ifcount=9then---X值决定分频倍数
count<=0;
clk_data<=notclk_data;
elsecount<=count+1;
endif;
endif;
clk_out<=clk_data;
endprocess;
endart;
图4-1
4.21000分频模块程序设计及仿真
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityf1000is
port（clk:
instd_logic;
clk_out:
outstd_logic）;
end;
architectureartoff1000is
signalcount:
integerrange0to999;---改X值，
signalclk_data:
std_logic;
begin
process（clk,count）
begin
ifclk'eventandclk='1'then
ifcount=999then---X值决定分频倍数
count<=0;
clk_data<=notclk_data;
elsecount<=count+1;
endif;
endif;
clk_out<=clk_data;
endprocess;
endart;
图4-2
4.3七段数码译码程序及仿真
说明：
本程序适用于共阳极七段数码管。
其硬件如下图所示：
硬件描述语言如下：
LIBRARYieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitydeledis
port（num:
instd_logic_vector（3downto0）;
led:
outstd_logic_vector（6downto0）
）;
enddeled;
architecturefunofdeledis
begin
led<="1000000"WHENnum="0000"ELSE–-显示“0”
"1111001"WHENnum="0001"ELSE–-显示“1”
"0100100"WHENnum="0010"ELSE–-显示“2”
"0110000"WHENnum="0011"ELSE–-显示“3”
"0011001"WHENnum="0100"ELSE–-显示“4”
"0010010"WHENnum="0101"ELSE–-显示“5”
"0000010"WHENnum="0110"ELSE–-显示“6”
"1111000"WHENnum="0111"ELSE–-显示“7”
"0000000"WHENnum="1000"ELSE–-显示“8”
"0010000"WHENnum="1001"ELSE–-显示“9”
"0111111"WHENnum="1111";–-显示“-”
endfun;
图4-3
注：
从图中可看出当num=”0000”时，led=“1000000”所以显示的是“0”，又如当num=”0111”时，led=”1111000”所以显示为“7”。
4.4100分之1秒模块程序设计及仿真
百分之一秒硬件如下图所示，
clk为时钟脉冲输入端，实际中脉冲频率为100Hz，
clr为清零端，当clr=‘1’时归“00”
En为使能端，当En=‘1’时，芯片使能
Stop为停止计数端，当stop=‘1’时停止计数
Co为分钟进位端，每100个clk产生一个进位信号
Sec1百分之一秒的十位
Sec0百分之一秒的个位
硬件描述语言：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitymiao100is
port（clk,clr,En,STOP:
instd_logic;----时钟/清零信号
sec1,sec0:
outstd_logic_vector（3downto0）;----秒高位/低位
co:
outstd_logic）;-------输出/进位信号
endmiao100;
architectureSECofmiao100is
begin
process（clk,clr）
variablecnt1,cnt0:
std_logic_vector（3downto0）;---计数
begin
ifclr='1'then----当ckr为1时，高低位均为0
cnt1:
="0000";
cnt0:
="0000";
elsifclk'eventandclk='1'then
IFEn='1'THEN
ifstop='1'then
cnt0:
=cnt0;
cnt1:
=cnt1;
elsifcnt1="1001"andcnt0="1000"then
co<='1';----进位
cnt0:
="1001";----低位为9
elsifcnt0<"1001"then----小于9时
cnt0:
=cnt0+1;----计数
else
cnt0:
="0000";
ifcnt1<"1001"then----高位小于5时
cnt1:
=cnt1+1;
else
cnt1:
="0000";
co<='0';
endif;endif;endif;endif;
sec1<=cnt1;
sec0<=cnt0;
endprocess;
endSEC;
图4-4
从图中可以看出如下：
1在1个clk处sec0每1个clk自增1，当clk=100Hz时，每个sec0为一百分之一秒
2在10个clk处sec1每10个clk自增1为100分之一秒的十位
3在100个clk处co产生一个进位，为1S信号
4.5输出扫描模块程序设计及仿真
动态扫描显示程序硬件模拟图
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityseltimeis
port（clk:
instd_logic;
count1:
instd_logic_vector（3downto0）;
count2:
instd_logic_vector（3downto0）;
count3:
instd_logic_vector（3downto0）;
count4:
instd_logic_vector（3downto0）;
count5:
instd_logic_vector（3downto0）;
count6:
instd_logic_vector（3downto0）;
sel:
outstd_logic_vector（7downto0）;
YIMA:
outstd_logic_vector（3downto0））;
endentityseltime;
architectureartofseltimeis
signaldaout:
std_logic_vector（3downto0）;
signalsum:
std_logic_vector（3downto0）;
begin
YIMA<=DAOUT;
process（clk）is
begin
ifclk'eventandclk='1'then
ifsum>="0111"thensum<="0000";
elsesum<=sum+1;
ENDIF;
ELSENULL;
ENDIF;
casesumis
when"0000"=>daout<=count1;sel<="00000001";
when"0001"=>daout<=count2;sel<="00000010";
when"0010"=>daout<="1111";sel<="00000100";
when"0011"=>daout<=count3;sel<="00001000";
when"0100"=>daout<=count4;sel<="00010000";
when"0101"=>daout<="1111";sel<="00100000";
when"0110"=>daout<=count5;sel<="01000000";
when"0111"=>daout<=count6;sel<="10000000";
WHENOTHERS=>daout<="1111";
endcase;
endprocess;
endarchitecture;
图4-5
4.6秒模块程序设计及仿真
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitySECONDis
port（clk,clr:
instd_logic;----时钟/清零信号
sec1,sec0:
outstd_logic_vector（3downto0）;----秒高位/低位
co:
outstd_logic）;-------输出/进位信号
endSECOND;
architectureSECofSECONDis
begin
process（clk,clr）
variablecnt1,cnt0:
std_logic_vector（3downto0）;---计数
begin
ifclr='1'then----当ckr为1时，高低位均为0
cnt1:
="0000";
cnt0:
="0000";
elsifclk'eventandclk='1'then
ifcnt1="0101"andcnt0="1000"then----当记数为58（实际是经过59个记时脉冲）
cnt0:
="1001";----低位为9
co<='1';----进位
elsifcnt0<"1001"then----小于9时
cnt0:
=cnt0+1;----计数
else
cnt0:
="0000";
ifcnt1<"0101"then----高位小于5时
cnt1:
=cnt1+1;
else
cnt1:
="0000";
Co<='0';
endif;
endif;
endif;
sec1<=cnt1;
sec0<=cnt0;
endprocess;
endSEC;
图4-6
4.7分钟模块程序设计及仿真
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityMINUTEis
port（clk,clr:
instd_logic;
min1,min0:
outstd_logic_vector（3downto0）;
co:
outstd_logic）;
endMINUTE;
architectureMINofMINUTEis
begin
process（clk,clr）
variablecnt1,cnt0:
std_logic_vector（3downto0）;
begin
ifclr='1'then----当ckr为1时，高低位均为0
cnt1:
="0000";
cnt0:
="0000";
elsifclk'eventandclk='1'then
ifcnt1="0101"andcnt0="1000"then
co<='1';
cnt0:
="1001";
elsifcnt0<"1001"then
cnt0:
=cnt0+1;
else
cnt0:
="0000";
ifcnt1<"0101"then
cnt1:
=cnt1+1;
else
cnt1:
="0000";
co<='0';
endif;
endif;
endif;
min1<=cnt1;
min0<=cnt0;
endprocess;
endMIN;
图4-7
第六章总结
6.1总结
本课题的目的是设计一种基于FPGA的秒表，它要具有较高的精度和稳定性。
本次设计我采用EDA工具QuartusⅡ5.0运用VHDL语言实现计时电路，采用电路设计工具Protel99se软件实现系统外围电路的设计。
本文首先介绍EDA的应用背景和发展趋势，说明设计一种较高精度的数字秒表的必要性，介绍它的应用及技术指标，然后详细介绍秒表系统组成和各部分的作用，其中各部分模块包括晶振、分频器、按键控制、计时模块、译码模块、数码显示部分及支持其工作的外围电路，还要包括编程下载所必需的接口部件等；提出基于FPGA的数字秒表的设计方案，详细介绍数字秒表的硬件电路，包括有源晶振、FPGA芯片及其外围电路、编程下载接口、数码管驱动电路及显示模块等，对数字秒表的软件设计作了详细介绍，包括计时模块的设计、系统电路设计等；描述软件程序的仿真和硬件电路调试，以及调试过程中遇到的问题及解决方法。
数字秒表的硬件实现使用Protel99se设计外围电路,最终完成整个秒表的硬件设计
。
通过以上的系统介绍，我们可以从中知道基于FPGA的秒表系统设计的过程为：
先介绍各组成结构有晶振、输入键START键和RESET键、有显示输出部分；又介绍秒表的各部分的功能，通过功能的介绍我们可以知道这些组件是必不可少的，然后将这写组件总体安装在一起就可以得到秒表的整体系统结构
。
最后又介绍输入输出端口的功能，从而完成了基于FPGA的秒表系统设计。
6.2收获
1、系统工作原理的研究分析；
2、系统主要的VHDL程序设计与仿真；
3、系统实现的硬件原理图设计与PCB版图设计；（第2课堂中完成）
4、PCB板加工；
5、主要元件的焊接与测试；
6、实习综合报告撰写；
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