10 MOS CV技术.docx
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10MOSCV技术
MOSC-V技术
陈永珍2001-03-14引言
（a）
在集成电路特别是MOS电路的生产和开发研制中，MOS电容的C-V测试是极为重要的工艺过程监控测试手段，也是器件，电路参数分析和可靠性研究的有效工具。
MOSC-V技术包括：
（1）MOS电容的高频电容-电压测试（即CH-V）,用以测量氧化物中的有效电荷Qox和可动电荷Qm（与温偏试验配合）；
（2）准静态甚低频CL-V测试,以测定Si/SiO2界面陷阱密度Dit。
在高温下可以测量Qm；（3）瞬态CH-t测试。
以测量半导体表面空间电荷区中的少子产生寿命τg和表面复合速度S；（4）脉冲高频CH-V测试。
可测定半导体表面附近的掺杂剖面N-W；（5）热电子发射技术。
通过TDDB（与时间相关的介电质击穿）试验，可以分析氧化物中的陷阱行为：
陷阱密度Not、陷阱的充放电和陷阱的产生。
陷阱特性直接影响超大规模集成电路的可靠性和稳定性。
一理想MOSc-v特性我们要了解为何通过测量MOS电容的C-V曲线，能确定MOS结构参数和电学性质，得首先了解理想的MOS电容的C-V特性。
理想的MOS结构（见图1b），即氧化物电荷Qox=0，金属功函数差Фms=0。
MOS结构的电容C是氧化层电容Cox和半导体空间电荷电容Csc的串联，见图1b的等效电路。
图1（a）MOS结构,（b）MOS电容的等效电路于是有：
（1）或C=Cox/[1+（Cox/Csc）]（1ˊ）
其中氧化层电容Cox由氧化层厚度tox确定，即Cox=ε0·εox/tox
（2）ε0为真空电容率，εox为氧化物介电常数，Cox与偏压V无关。
而半导体空间电荷电容Csc为：
Csc=dQsc/dΨsΨs是Si表面势，设SiO2上的电压为Vox，则有：
V=Vox+Ψs（3）Qsc是半导体中的空间电荷密度，对于非简并情况，由平衡理论求得P0·（1－e-us）＋n0·（eus－1）Csc=[q2·ε0·εs/（2·K·T）]1/2—————————————————（4）[P0·（e-us＋us－1）＋n0·（eus－us－1）]1/2式中Us=q·Ψs/（K·T），q是电子电荷，T是绝对温度，K是波尔兹曼常数，εs是硅的介电常数。
对于n-Si，n0=N=ni·eUF，p0=ni·e-UF。
UF=q·φF/（K·T），φF是费米势，ni是本征载流子密度。
可见Csc是掺杂密度N的函数，并随表面势Ψs变化。
因此，MOS电容C随栅压V变化。
下面以n-Si为例，介绍MOS电容如何随偏压变化。
（一）理想高频C-V特性1、当V=0时，Ψs=0，（能带平出，见下图），Qsc=0
EcMEFVEiMSiO2n-SiEv
SiO2
n-Si
MOS结构示意图V=0时，nMOS结构能带示意图
但Csc=Cs0=dQsc/dΨs≠0由（4）式可导出
Cs0=[q2·ε0·εs·N/（K·T）]1/2（6）
从而得MOS电容的平带电容
CFB（N，tox）=Cs0·Cox/（Cs0+Cox）（6＇）
即CFB只是氧化层厚度tox和硅掺杂密度N的函数。
见图2。
图2、理论的C-V特性
2V＞0时
V↑，Ψs↑,硅表面能带下弯，见下图。
半导体表面电子电荷随表面势Ψs指数增加。
从（4）式得空间电荷电容为
Csc=[q2·ε0·εs·N/（2·K·T）]1/2·eq·Ψs/（2·K·T）（7）
可见，Csc也随表面势Ψs指数增加。
当V足够大时，Si表面强积累，Csc》Cox，于是
C=Cmax=Cox/（1+Cox/Csc）=Cox（7ˊ）
强积累的电容不随偏压变化，等于氧化层电容。
见图2，V＞0时的C-V曲线。
Ec
EF
Ψs
Ei
Ev
Ψs＞0时的能带示意图3
3当V＜0时
Ψs＜0，硅表面能带上弯，见下图。
半导体表面电子耗尽，半导体空间电荷电容即为耗尽层电容
Csc=ε0·εs/W（8）
耗尽层厚度
W=[2·ε0·εs·∣Ψs∣/（q2·N）]1/2（8ˊ）
随着∣Ψs∣增加，W增加，Csc下降，总的MOS电容C下降（见图2）。
Ec
Ψs
EF
Ei
Ev
Ψs＜0时的能带示意图
4当∣Ψs∣≥|φF|时
半导体表面开始反型，出现少子空穴电荷Qp。
这时的空间电荷为：
Qsc=Qp+q·N·W
因为少子不能响应高频信号，Qp对Csc无贡献。
但它部分屏避外电场，使W随V的变化速度减慢，C-V曲线斜率变小，见图2，|φF|＜∣Ψs∣＜2|φF|之间的C-V变化。
5当∣Ψs∣≥2|φF|时（见下图）
Si表面强反型，Qp完全屏避外电场。
耗尽区宽度不再随偏压变化，而达到最大值。
将∣Ψs∣=2|φF|代入（8）式得
W=Wmax=[4·ε0·εs·|φF|/（q2·N）]1/2（9）
空间电荷电容达到最小值：
Csc=（Csc）min==ε0·εs/Wmax（10）
因而MOS电容达到最小值：
C=Cmin（N，tox）=Cox·（Csc）min/［Cox+（Csc）min］（11）
Ec
Ψs
EF
Ei
Ev
Wmax
Ψs=2φF时的能带示意图
可见最小电容Cmin是氧化层厚度tox和Si本体掺杂密度N的函数，不再随偏压变化，见图2∣Ψs∣≥2|φF|的电容曲线。
对于给定的N，tox，由以上相关各式可以计算出理论的高频C-V曲线，如图2。
（二）理论低频c-v曲线
1理论低频C-V曲线
MOS电容不仅是偏压的函数，也是测试信号频率的函数。
以上讨论中，因少子（空穴）不能响应高频信号，对电容无贡献。
但当信号频率足够低时，少子能响应测试信号，对MOS电容有贡献，其等效电路如下图。
图中，CD是耗尽层电容，Cp是少子空穴对电容的贡献。
于是，空间电荷电容Csc＝CD＋Cp，MOS低频电容CL可以表示为
1/CL＝1/Cox＋1/（CD＋Cp）（12）
Cox
CDCp
MOS电容的低频等效电容
反型后，由（4）式给出：
Cp=［q2·ε0·εs·p0/（2·K·T）］1/2·e—q·ψs/（2·K·T）（13）
即少子电容Cp随表面势Ψs（负值）的绝对值的增加而指数增加。
当|Ψs|＞2|ΦF|时，
Csc=Cp》Cox＞CD，则CL=Cox，见图2。
由（4）、（12）（13）式计算出理论低频CL-V曲线，如图2中的低频C-V曲线。
由于Si材料及氧化工艺的改进，Si表面空间电荷区中少子产生寿命てg～ms。
即使信号频率为几周/s，少子也只能部分响应低频信号，即C-V曲线向高频过渡。
要实现如此低频（≤1HZ/S）信号的测试是很难的（1/ωC容抗大，干扰大）。
为此，广泛采用准静态技术以实现甚低频c-v测试。
2、准静态甚低频c-v曲线
在极慢的斜坡电压下，MOS电容的位移电流iC为：
ic=dQ/dt=（dQ/dV）·（dV/dt）
若V是线性斜坡电压，即V=V0+α·t，则dv/dt=α为常数。
只要α足够低，Si表面的多子和少子均能响应斜坡电压，即C=dQ/dV为甚低频电容CL,于是：
ic＝αCL（14）
由于α～0.01v/s,C～e-10F,ic在10-12～10-11A之间.可见所测电流甚小。
这要求:
斜坡电压线性度好,α为常数；MOS电容的漏电流应小于10-13A。
二实际MOS电容的C-V特性
1由MOS电容的最大值确定介质膜厚度
1）由Cmax确定介质膜厚度
由理论MOS特性知道，在强积累区，MOS的电容达到最大值并等于氧化层电容，即C=Cmax=Cox=A·ε0·εox/tox
于是氧化层厚度tox由测试的最大电容确定:
tox=A·ε0·εox/Cmax（15）
式中A为电容栅面积，ε0为真空电容率，εox为SiO2介电常数。
对于重掺杂衬底的MOS电容或Poly-Si之间，Al—Poly-Si之间及Al—Al之间的介质结构，它们相当于平行板电容器，只要测出其电容值（与偏压无关），便可计算出介质膜的厚度：
ti=A·ε0·εi/C（15＇）
这里εi是该介质膜的介电常数。
2）Cmax测试误差
实际测试中，由于样品制备不当或测试原因，可能引入串联电阻R，它使测试的电容Cm小于待测样品的电容C。
Cm与C和R的关系如下：
Cm=C/（1+R2·ω2·C2）（16）
其中ω=2πf是测试信号的角频率。
图3给出了以R为参变量的Cm-C曲线。
可以看出，存在串联电阻时，待测的电容越大，测试误差越大；串联电阻越大，测试误差越大。
因此要尽可能减小或消除串联电阻效应的影响［1］。
一方面要减小MOS电容的栅电极面积（使Cmax≤600pf）。
但考虑到边缘效应和杂散电容的影响及面积小引起的串联电阻增加，不宜将面积作得太小。
另一方面要尽可能减小串联电阻，方法是：
（1）减小体串联电阻，采用较低电阻率的硅衬底。
考虑到电阻率对MOSC-V的调制作用，电阻率不宜太低。
一般应大于1Ωcm，小于20Ωcm.若需测高电阻率Si上的MOS电容，需在较低电阻率硅片上外延所需高电阻率的外延片，再在其上制作MOS电容。
（2）减小接触电阻：
衬底采用欧姆接触，或采用大电容耦合（背面保留SiO2，并蒸一层Al）；栅电极用Al，Poly-Si或Hg均可以。
（3）尽可能减小测试夹具和引线电阻。
当测试积累区电容等于或接近氧化层电容时，串联电阻效应可略。
也可以由下式进行修正。
C=［（1/Cm）±（1/Cm2—4·R2·ω2）1/2］/（2·R2·ω2）（17）
图3以R为参变量的Cm—C曲线
2由高频MOS电容的最小值确定硅衬底掺杂浓度
1）由归一化最小电容Cmin/Cox确定N
由（9），（10），（11）式得归一化最小电容：
Cmin/Cox=1/｛1+［εox/（εs·tox）］·［4·ε0·εs·K·T·ln（N/ni）/（q2·N）］1/2｝（18）
和最大的耗尽层宽度：
Wmax=εs·tox/εox·［1/（Cmin/Cox）—1］（19）
式中，tox，εox，和Cox分别为SiO2膜厚度，介电常数和氧化层电容；N，ni和εs分别为Si的掺杂密度，本征载流子密度和介电常数；ε0为真空电容率，K是波尔兹曼常数，T为绝对温度，q为电子电荷。
由（18），（19）式看出，当氧化层厚度tox给定后，衬底掺杂密度N和耗尽层宽度Wmax由归一化最小电容Cmin/Cox确定。
对于非均匀掺杂的半导体，由Cmin/Cox计算的N可视为相应耗尽层深度Wmax内的平均掺杂密度。
2）Cmin/Cox测试误差
a串联电阻的影响
由上节讨论知：
串联电阻的存在使测试电容值低于真实值。
而且这种影响是非线性的（见图3）。
导致MOSC-V曲线畸变，使归一化最小电容的测试值大于真实值，应设法减小串联电阻（参看前节）。
b表面反型沟道影响
由于样品制备（如MOSFET中栅区的MOS结构）或p—SiMOS中的正有效氧化物电荷的存在，使栅电极以外的硅表面存在一反型区。
在栅压作用下，栅下硅表面开始反型时，与此相连通的栅外反型区中的载流子会响应高频测试信号，对电容有贡献，使C-V曲线上翘（向低频过渡）。
因此，难以确定最小归一化电容。
应避免表面沟道。
必要时，可在栅电极外硅表面形成同型的重掺杂环—载断环，则可以消除反型沟道的影响。
c半导体中少子寿命的影响
在少子寿命短或偏压扫描速度足够漫时，强反型后，少子产生能响应偏压，反型少子电荷足以屏蔽扫描电场。
耗尽层宽度达到最大值后，不再随偏压变化。
MOS电容达到最小值。
Cmin/Cox与偏压扫描速度和扫描方向无关，只与N和tox相关，见（18）式。
当少子产生寿命较长时，或偏压扫描速度快，少子产生跟不上偏压变化，出现深耗尽。
反扫时（向积累电压），反型区少子密度逐渐达到平衡值，出现C-V曲线变平，达到最小电容值。
若少子寿命τg为数10μs以上时，不但出现更严重的深耗尽，而且反扫时，呈现一个较Cmin值更大的表观最小电容。
如τg≥100μs，Cmin/Cox可从0.31平衡值增加到0.38的表观值。
后者是反型层有过多的少子所至。
图4少子寿命长时的深耗尽C-V曲线
为了测到平衡的Cmin/Cox值，可在反型偏压下，加（或不加）光照，在暗室下等待电容达到稳定值，此即Cmin/Cox。
d漏电影响
若MOS漏电，则表明不能形成（或不稳定的）反型层，出现深耗尽C-V曲线。
但它不同于τg长时的深耗尽。
在这里，反扫时，不出现C-V曲线变平（在反型电压区）；在光照下，反型区电容不会增加。
总之存在漏电，便测不准MOS的最小电容。
e测试环境影响
因为光照和热都会影响硅中的少子的产生—复合过程，改变反型层中平衡载流子密度。
从而影响MOS电容的C-V曲线。
高温、光照会使Cmin/Cox明显增加。
因此必须在室温、暗室中测试C-V曲线。
样品表面汲潮也会使C-V曲线上翘，所以应在干燥环境或干N2气氛下进行测试。
3金属半导体功函数差的影响
由于半导体的功函数WS和金属的功函数WM不相等，如WM＜WS，见下图5（a）。
在MOS结构中，金属中的电子通过SiO2移到半导体表面。
其结果是金属表面由于缺少电子而带正电；半导体表面则因多出电子而出现负的空间电荷，能带下弯见图5（b）。
这相当于在栅上加有一正压。
为了抵消其影响，必须在栅上加一负压VFB´，使表面恢复平带（ψs=0）。
由图5（a）可看出：
VFB´=（WM-WS）/q≡φms
式中φms是金属半导体功函数差。
半导体的功函数WS可以用下式表示：
WS=qχ＋Eg/2－（EF－Ei）
式中χ是电子亲合势，Eg是Si禁带宽度。
因为（Ei－EF）/q≡φF=－K·T·ln（N/nI）/q代入上式得
WS=qχ＋Eg/2－K·T·ln（N/ni）（20）
可见，金属半导体功函数差φms是衬底掺杂密度N的函数。
真空能级
WMχWS
EcEc
（EF）M
（EF）SEF
EiEi
EvEv
Mn-SiMSiO2n-Si
（a）（b）
图5（a）金属与半导体的能带图（b）WM＜WS时MOS结构的能带图
4有效氧化物电荷Qox对C—V曲线的影响
氧化物中的电荷包括：
1）Si/SiO2界面附近SiO2中的固定正电荷Qf；2）可动离子电荷Qm，如Na+，K+等；3）氧化物陷阱电荷Qot；4）Si/SiO2界面处的界面陷阱电荷Qit。
1）有效氧化物电荷Qox对C—V曲线的影响
作为有效氧化物净电荷Qox一般为正，它对Si表面的影响相当于在栅上加了一正电压，使Si表面能带弯曲ψs（见图6（a））。
同样，为了抵消Qox对Si表面的影响，需在栅上加一负压VFB″=-Qox/Cox使Si表面能带变平（见图6（b））。
计入上述φms的影响，要使半导体处于平带状态，必须在栅上加一电压VFB—平带电压。
VFB=VFB″＋VFB′=-Qox/Cox+φms（21）
于是得氧化物有效电荷数密度Qox/q（历史的原因也可写成Nss）表示为：
Nss=Qox/q=Cox/q﹒（φms-VFB）（21＇）
这意味着实际测出的C—V曲线沿电压轴负方向平移了∣VFB∣距离，见图7。
计算Nss的过程：
由测试的C—V曲线可以计算出tox=A﹒ε0﹒εox/Cmax，再由tox，Cmin计算出N，并由tox，N计算出CFB，由C—V曲线读VFB；由N和金属功函数Wm可以确定φms。
将VFB，φms代入（21＇）式便可求出有效氧化物电荷数密度Nss。
此时的能带图如下所示：
EcEc
EFEF
Ψs
EvEv
Qox
QM=－Qox
（a）（b）
图6（a）V＝0时存在Qox的能带图（b）V＝VFB＝－Qox/Cox时的能带图
2）SiO2中的可动电荷Qm（如Na+，k+等）对C—V曲线的影响
在Na+或k+沾污不太严重时，它们主要分布在SiO2的外表面，Qm的存在对C—V的影响可略。
但在高温，正电场（即BT）作用下，SiO2中的可动离子移向Si/SiO2界面，若在此电场下冷却至室温，使Qm固定在界面附近的SiO2中.这时所测得的C—V曲线将向负电压方向平移，见图7。
所得的△VFB对应Qox的增加，即Qm。
Nm=Qm/q=（Cox/q）﹒△VFB（22）
图7BT试验前后的高频C-V曲线
5Si/SiO2界面陷阱对C—V特性的影响[2]
1）对高频C—V曲线的影响
界面陷阱是Si/SiO2界面处，Si带隙中的一些能量状态或能级。
它可与Si体内交换电子。
界面陷阱是否俘获或发射电子，与它在禁带中相对于费米能EF的位置有关。
在EF以上的界面陷阱，电子是腾空的；而在EF以下的则是填充电子的。
在高频下，陷阱电荷不能响应测试信号，对电容无贡献。
但它所带电荷与表面势即偏压有关，因而使高频C—V曲线畸变（见图8）.反之，从测试的C-V曲线的畸变情况可以定性估计Dit。
（a）
（b）
图8界面陷阱引起高低频C-V曲线畸变
2）对低频C—V曲线的影响
在低频或准静态条件下，界面陷阱能响应测试信号，对电容有贡献，此时MOS电容的等效电路如下图所示，图中Cit=dQit/dψs是界面陷阱电容。
这时的MOS低频电容CL可写成
1/CL=1/Cox+1/（Cit+Csc）（23）
或
Cit=Cox·CL/（Cox-CL）－Csc（23＇）
Cox
CscCit
存在界面陷阱时的MOS电容等效电路
界面陷阱密度Dit定义为单位面积，单位能量的陷阱数。
当表面势变化为dψs，即能量变化为dE=qdψs时，单位面积界面陷阱电荷的变化dQit可以写成：
dQit=q﹒Ditdψs
即
Dit=1/q﹒（dQit/dψs）=1/q﹒Cit（24）
将（23＇）代入（24）式得
Dit=1/q﹒[Cox﹒CL/（Cox－CL）－Csc]（25）
将
（1）式即1/C=1/Cox＋1/Csc代入上式得
Dit=1/q﹒[Cox﹒CL/（Cox－CL）－Cox﹒C/（Cox－C）]（25＇）
上式中，Csc和C分别为理论的低频空间电荷电容和MOS电容。
由测试的CL和理论的Csc或C，可以确定界面陷阱密度Dit。
但测试值CL是栅压的函数，而理论的C或Csc是表面势的函数，因此，仅当求出ψs-V关系后，才能确定界面陷阱在带隙中的能量分布。
如果我们只需了解耗尽区的陷阱密度，那么就不需要Csc或C的理论值。
因为在1MHz高频测试下，这个区域的界面陷阱对MOS电容无贡献（在禁带中部界面陷阱有较长的时间常数），即Cit=0。
于是
1/CH=1/Cox+1/Csc
即Csc=Cox﹒CH/（Cox-CH）
代入（25）式得
Dit=1/q﹒［Cox﹒CL/（Cox-CL）–Cox﹒CH/（Cox-CH）］（25＂）
上式中，CL，CH分别为低频和高频的测试电容。
3）表面势与栅压的关系
C﹒N﹒Berglond提出了一个直接从低频微分电容的实验曲线确定ψs—V关系的方法，此法也适用于准静态测试[3]。
对于一维近似，当信号频率低或准静态扫描速度很低时，若栅上的总电荷为Qg，电压为Vg，则MOS的低频微分电容为
CL=dQg/dVg=（dQg/dVox）﹒（dVox/dVg）
因为dVox=dVg–dψs，即dVox/dVg=1－dψs/dVg，又dQg/dVox=Cox，
于是有
dψs/dVg=1-CL/Cox
由强积累电压Va到栅压V积分上式，得栅压为V的表面ψs（v）﹒
V
Ψs（V）=∫（1-CL/Cox）dVg+△（26）
Va
上式的定积分就是栅压Vg=V，CL/Cox=1的二直线与CL/Cox—V曲线围成的面积，见下图。
△为附加常数，可用两种方法求得：
1）令△ψs为（26）式中的定积分—表面势变化
V
△ψs（V）=∫（1-CL/Cox）dVg（27）
Va
它的值由下图的阴影面积确定。
于是，由CL/Cox—V可以求得CL/Cox—△ψs曲线。
并与理论的C/Cox—ψs曲线比较，即，使二曲线在积累区重合，CL/Cox—△ψs曲线沿ψs轴平移的距离即为附加常数△。
2）因为V=VFB时，ψs=0，由（26）式得
VFB
△＝－∫（1-CL/Cox）dVg（28）
Va
△就是栅压Vg=VFB，CL/Cox=1的二直线与CL/Cox—V曲线围成的面积，见下图。
求△ψs（V）和△的示意图
4）界面陷阱在带隙中的能量分布
由（26）式确定ψs-V的关系后，可以得到测试的低频CL-ψs曲线并与理论的C-ψs（参看图9）一起代入（25＇）式即可求得Dit-ψs。
b
a
图9（a）理论的C-ψs和（b）测试的CL-△ψs曲线
考虑到只有那些在费米能附近的陷阱对MOS电容才有贡献，便可确定界面陷阱的能量分布。
仍以n-Si为例，见下能带图。
Ec
EiEEF
ΨsEi0
Ev
确定界面陷阱能量位置的示意图
在表面处，相对于带隙中央Ei，能量为E=EF-Ei的界面陷阱对电容的贡献是主要的。
而Ei-Ei0=-q﹒ψs，所以
E=（EF-Ei0）+q﹒ψs（29）
或
E=-qφF+qψs（29′）
（因为（EF-Ei0）/q=-φF=K﹒T﹒ln（N/ni）/q）。
当ψs=0时，得到距带隙中央为（EF-Ei0）处的陷阱密度，即平带界面陷阱密度Dit（EF）。
当ψs=φF时，E=0，即得到带隙中央的陷阱密度Dit（Ei）。
当EF-Ei＜0时，得到下半带隙的Dit（E）。
利用（29′）或（29）式，将ψs换算成E，便可求得界面陷阱在带隙中的能量分布Dit（E）。
见图10
Dit（cm-2•ev-1）
1E11
1E10
EF
Ei
Ev
Ec
E（ev）
图10界面陷阱在带隙中的能量分布图
三高温准静态测可动电荷
1BT法测试的局限性
前面已介绍高频C-V与BT试验结合，可以测出平带电压漂移△VFB，从而求出可动电荷数密度Nm。
实际上，在BT应力试验中，氧化物中的陷阱也可能俘获电子或释放电子。
由△VFB计算出的电荷密度，除可动电荷外，还包含SiO2陷阱电荷的变化。
而且对于厚SiO2和高掺杂衬底的MOS样品，不适于高频C-V测试，BT法失效。
2高温准静态测试Nm
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