eda考试题及答案.docx
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eda考试题及答案
题分为两部分！
第一部分画图制pcb版！
分9个图，要分别进行练习！
如下：
1、用protel99画出原理图，并制出相应的3000*3000（mil）PCB板
其中：
U1的封装为DIP14，U2的封装为DIP16，R1、R2的封装为AXIAL0.3，C1的封装为RAD0.2，Y1的封装为XTAL1，S1的封装为DIP16，J2的封装为SIP2。
2、用protel99画出原理图，并制出相应的3000*3000（mil）PCB板
其中：
R1、R2、R3、R4、Rc、RL的封装为AXIAL0.4，Rw的封装为VR3，C1、C2、Ce的封装为RB.2/.4，Q1的封装为TO-92A，J1、J2的封装为SIP2。
3、用protel99画出原理图，并制出相应的2000*2000（mil）PCB板
其中：
R1、R2、R3的封装为AXIAL0.4，R的封装为VR2，UA741的封装为DIP8，JP1、JP2的封装为SIP2。
4、用protel99画出原理图，并制出相应的3000*3000（mil）PCB板
其中：
R1、R2、R3、R4、R5、R6、R7的封装为AXIAL0.4，U1、U2、DS1的封装为DIP16。
5、用protel99画出原理图，并制出相应的2000*2000（mil）PCB板
其中：
U1、U2的封装为DIP14，J1、J2的封装为SIP2。
6、用protel99画出原理图，并制出相应的2000*2000（mil）PCB板
其中：
U1的封装为DIP16，U2、U3的封装为DIP14，J2的封装为SIP3。
7、用protel99画出原理图，并制出相应的2000*3000（mil）PCB板
其中：
R1、R2、R3、R4、R5、R6、R7的封装为AXIAL0.4，Rw的封装为VR3，U1的封装为DIP8，J1的封装为SIP2。
8、用protel99画出原理图，并制出相应的2000*2000（mil）PCB板
其中：
U1的封装为DIP16，U2的封装为DIP14，J1的封装为SIP6。
9、用protel99画出原理图，并制出相应的2000*2000（mil）PCB板
其中：
U1的封装为DIP14，J1的封装为SIP2，R1、RS的封装为AXIAL0.4，R2的封装为VR3，C1的封装为RAD0.2。
第二部分，eda的仿真实验！
一共19种类型；
如下：
1、用VHDL语言编程设计四选一电路，并在MAX+PLUSⅡ上进行仿真验证。
198页
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
ENTITYMUX41IS
PORT（
A,B:
INSTD_LOGIC;
X:
INSTD_LOGIC_VECTOR（3downto0）;
Y:
OUTSTD_LOGIC）;
ENDENTITYMUX41;
ARCHITECTUREARTOFMUX41IS
SIGNALSEL:
STD_LOGIC_VECTOR（1downto0）;
BEGIN
SEL<=B&A;
PROCESS（X,SEL）IS
BEGIN
IF（SEL="00"）THEN
Y<=X（0）;
ELSIF（SEL="01"）THEN
Y<=X
（1）;
ELSIF（SEL="10"）THEN
Y<=X
（2）;
ELSE
Y<=X（3）;
ENDIF;
ENDPROCESS;
ENDART;
2、用VHDL语言编程设计四舍五入判别电路，输入为BCD码，输入大于等于五时，输出为1，否则为0，并在MAX+PLUSⅡ上进行仿真验证。
讲过。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSHEIS
PORT（
A,B,C,D:
INSTD_LOGIC;
y:
OUTSTD_LOGIC）;
ENDSHE;
ARCHITECTUREAOFSHEIS
BEGIN
Y<=DOR（CANDA）OR（CANDB）;
ENDA;
3、用VHDL语言编程设计八位双向总线缓冲器，EN=0时缓冲器工作，DIR=0时，由A向B传送数据，DIR=1时，由B向A传送数据，并在MAX+PLUSⅡ上进行仿真验证。
200页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYBIDIRIS
PORT（
EN,DIR:
INSTD_LOGIC;
A,B:
INOUTSTD_LOGIC_VECTOR（7downto0））;
ENDBIDIR;
ARCHITECTUREaOFBIDIRIS
SIGNALAOUT,BOUT:
STD_LOGIC_VECTOR（7DOWNTO0）;
BEGIN
PROCESS（A,EN,DIR）IS
BEGIN
IF（EN='0'）AND（DIR='1'）THENBOUT<=A;
ELSEBOUT<="ZZZZZZZZ";
ENDIF;
B<=BOUT;
ENDPROCESS;
PROCESS（B,EN,DIR）IS
BEGIN
IF（EN='0'ANDDIR='1'）THENAOUT<=B;
ELSEAOUT<="ZZZZZZZZ";
ENDIF;
A<=AOUT;
ENDPROCESS;
ENDa;
4、用VHDL语言编程设计带使能端的8-3线优先编码器，并在MAX+PLUSⅡ上进行仿真验证。
196页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
ENTITYENCODER1IS
PORT（
A,B,C,D,E,F,G,H:
INSTD_LOGIC;
Y0,Y1,Y2:
OUTSTD_LOGIC）;
ENDENCODER1;
ARCHITECTUREARTOFENCODER1IS
SIGNALSY:
STD_LOGIC_VECTOR（2DOWNTO0）;
BEGIN
PROCESS（H,G,F,E,D,C,B,A）IS
BEGIN
IFH='1'THENSY<="111";
ELSIFG='1'THENSY<="110";
ELSIFF='1'THENSY<="101";
ELSIFE='1'THENSY<="100";
ELSIFD='1'THENSY<="011";
ELSIFC='1'THENSY<="010";
ELSIFB='1'THENSY<="001";
ELSIFA='1'THENSY<="000";
ELSESY<="XXX";
ENDIF;
ENDPROCESS;
Y0<=SY（0）;
Y1<=SY
（1）;
Y2<=SY
（2）;
ENDART;
5、用VHDL语言编程设计带使能端的JK触发器，并在MAX+PLUSⅡ上进行仿真验证。
202页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYJKCFQIS
PORT（
J,K,CLK:
INSTD_LOGIC;
Q,QB:
OUTSTD_LOGIC）;
ENDJKCFQ;
ARCHITECTUREARTOFJKCFQIS
SIGNALQ_S,QB_S:
STD_LOGIC;
BEGIN
PROCESS（J,K,CLK）IS
BEGIN
IF（CLK'EVENTANDCLK='1'）THEN
IF（J='1'ANDK='0'）THEN
Q_S<='1';QB_S<='0';
ELSIF（J='0'ANDK='1'）THEN
Q_S<='0';QB_S<='1';
ELSIF（J='1'ANDK='1'）THEN
Q_S<=NOTQ_S;QB_S<=NOTQB_S;
ENDIF;
ENDIF;
Q<=Q_S;
QB<=QB_S;
ENDPROCESS;
ENDART;
6、用VHDL语言编程设计一位全加器，并在MAX+PLUSⅡ上进行仿真验证192页
--or
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYOR2AIS
PORT（
A,B:
INSTD_LOGIC;
C:
OUTSTD_LOGIC）;
ENDOR2A;
ARCHITECTUREaOFOR2AIS
BEGIN
C<=AORB;
ENDa;
--h_adder
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYH_ADDERIS
PORT（
A,B:
INSTD_LOGIC;
SO,CO:
OUTSTD_LOGIC）;
ENDH_ADDER;
ARCHITECTUREaOFH_ADDERIS
BEGIN
SO<=（AORB）AND（ANANDB）;
CO<=NOT（ANANDB）;
ENDa;
F_adder
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYF_ADDERIS
PORT（
AIN,BIN,CIN:
INSTD_LOGIC;
SUM,CO:
OUTSTD_LOGIC）;
ENDF_ADDER;
ARCHITECTUREaOFF_ADDERIS
COMPONENTH_ADDER
PORT（
A,B:
INSTD_LOGIC;
SO,CO:
OUTSTD_LOGIC）;
ENDCOMPONENT;
COMPONENTOR2A
PORT（
A,B:
INSTD_LOGIC;
C:
OUTSTD_LOGIC）;
ENDCOMPONENT;
SIGNALS1,S2,S3:
STD_LOGIC;
BEGIN
U1:
H_ADDERPORTMAP（AIN,BIN,CO=>S1,SO=>S2）;
U2:
H_ADDERPORTMAP（S2,CIN,S3,SUM）;
U3:
OR2APORTMAP（A=>S1,B=>S3,C=>CO）;
ENDa;
7、用VHDL语言编程设计一个8位的单向总线缓冲器，并在MAX+PLUSⅡ上进行仿真验证。
200页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTRI_BUFSIS
PORT（
EN:
INSTD_LOGIC;
DIN:
INSTD_LOGIC_VECTOR（7downto0）;
DOUT:
OUTSTD_LOGIC_VECTOR（7downto0））;
ENDENTITYTRI_BUFS;
ARCHITECTUREARTOFTRI_BUFSIS
BEGIN
PROCESS（EN,DIN）IS
BEGIN
IF（EN='1'）THEN
DOUT<=DIN;
ELSE
DOUT<="ZZZZZZZZ";
ENDIF;
ENDPROCESS;
ENDART;
7、用VHDL语言编程设计一个16位的单向总线缓冲器，并在MAX+PLUSⅡ上进行仿真验证。
原理同上
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTRI_BUFS1IS
PORT（
EN:
INSTD_LOGIC;
DIN:
INSTD_LOGIC_VECTOR（15downto0）;
DOUT:
OUTSTD_LOGIC_VECTOR（15downto0））;
ENDENTITYTRI_BUFS1;
ARCHITECTUREARTOFTRI_BUFS1IS
BEGIN
PROCESS（EN,DIN）IS
BEGIN
IF（EN='1'）THEN
DOUT<=DIN;
ELSE
DOUT<="ZZZZZZZZZZZZZZZZ";
ENDIF;
ENDPROCESS;
ENDART;
8、用VHDL语言编程设计设计同步复位的
触发器，并在MAX+PLUSⅡ上进行仿真验证。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTBTPCFQIS
PORT（
CLK,CLR:
INSTD_LOGIC;
Q,QB:
BUFFERSTD_LOGIC）;
ENDTBTPCFQ;
ARCHITECTUREaOFTBTPCFQIS
BEGIN
PROCESS（CLK,CLR）
BEGIN
IF（CLK='1'ANDCLK'EVENT）THEN
IF（CLR='1'）THEN
Q<='0';
QB<='1';
ELSE
Q<=NOTQ;
QB<=NOTQB;
ENDIF;
ENDIF;
ENDPROCESS;
ENDa;
9、用VHDL语言编程设计同步复位的T触发器，并在MAX+PLUSⅡ上进行仿真验证。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTBTCFQIS
PORT（
CLK,CLR,T:
INSTD_LOGIC;
Q,QB:
BUFFERSTD_LOGIC）;
ENDTBTCFQ;
ARCHITECTUREaOFTBTCFQIS
BEGIN
PROCESS（CLK,CLR,T）
BEGIN
IF（CLK='1'ANDCLK'EVENT）THEN
IF（CLR='1'）THEN
Q<='0';
QB<='1';
ELSIF（T='0'）THEN
Q<=Q;
QB<=QB;
ELSE
Q<=NOTQ;
QB<=NOTQB;
ENDIF;
ENDIF;
ENDPROCESS;
ENDa;
9、用VHDL语言编程设计带使能端的T触发器，并在MAX+PLUSⅡ上进行仿真验证。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSNTCFQIS
PORT（
CLK,EN,T:
INSTD_LOGIC;
Q,QB:
BUFFERSTD_LOGIC）;
ENDSNTCFQ;
ARCHITECTUREaOFSNTCFQIS
BEGIN
PROCESS（CLK,EN,T）
BEGIN
IFEN='0'THEN
NULL;
ELSIF（CLK='1'ANDCLK'EVENT）THEN
IF（T='0'）THEN
Q<=Q;
QB<=QB;
ELSE
Q<=NOTQ;
QB<=NOTQB;
ENDIF;
ENDIF;
ENDPROCESS;
ENDa;
10、用VHDL语言编程设计8位寄存器，并在MAX+PLUSⅡ上进行仿真验证。
203页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYREGIS
PORT（
CLK:
INSTD_LOGIC;
D:
INSTD_LOGIC_VECTOR（8downto0）;
Q:
OUTSTD_LOGIC_VECTOR（8downto0））;
ENDENTITYREG;
ARCHITECTUREARTOFREGIS
BEGIN
PROCESS（CLK,D）IS
BEGIN
IF（CLK'EVENTANDCLK='1'）THEN
Q<=D;
ENDIF;
ENDPROCESS;
ENDART;
11、用VHDL语言编程设计一个8位的移位寄存器，具有左移一位或右移一位、并行输入和同步复位的功能，并在MAX+PLUSⅡ上进行仿真验证。
204页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSFTREG1IS
PORT（
CLK,RESET:
INSTD_LOGIC;
LSFT,RSFT:
INSTD_LOGIC;
DATA:
INSTD_LOGIC_VECTOR（7downto0）;
MODE:
INSTD_LOGIC_VECTOR（1downto0）;
QOUT:
BUFFERSTD_LOGIC_VECTOR（7downto0））;
ENDENTITYSFTREG1;
ARCHITECTUREARTOFSFTREG1IS
BEGIN
PROCESSIS
BEGIN
WAITUNTIL（RISING_EDGE（CLK））;
IF（RESET='1'）THEN
QOUT<="00000000";
ELSE
CASEMODEIS
WHEN"01"=>
QOUT<=RSFT&QOUT（7DOWNTO1）;
WHEN"10"=>
QOUT<=QOUT（7DOWNTO1）&LSFT;
WHEN"11"=>
QOUT<=DATA;
WHENOTHERS=>
NULL;
ENDCASE;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREART;
12、用VHDL语言编程设计带使能端的RS触发器，并在MAX+PLUSⅡ上进行仿真验证。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSNRSCFQIS
PORT（
CLK,R,S,EN:
INSTD_LOGIC;
Q,QB:
BUFFERSTD_LOGIC）;
ENDSNRSCFQ;
ARCHITECTUREaOFSNRSCFQIS
BEGIN
PROCESS（CLK,R,S,EN）
BEGIN
IF（EN='0'）THEN
NULL;
ELSIF（CLK='1'ANDCLK'EVENT）THEN
IF（S='0'ANDR='0'）THEN
Q<=Q;
QB<=QB;
ELSIF（S='0'ANDR='1'）THEN
Q<='0';
QB<='1';
ELSIF（S='1'ANDR='0'）THEN
Q<='1';
QB<='0';
ELSENULL;
ENDIF;
ENDIF;
ENDPROCESS;
ENDa;
13、用VHDL语言编程设计带使能端、同步复位的RS触发器，并在MAX+PLUSⅡ上进行仿真验证。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSNTFRSCFQIS
PORT（
CLK,R,S,EN,RES:
INSTD_LOGIC;
Q,QB:
BUFFERSTD_LOGIC）;
ENDSNTFRSCFQ;
ARCHITECTUREaOFSNTFRSCFQIS
BEGIN
PROCESS（CLK,R,S,EN,RES）
BEGIN
IF（EN='0'）THEN
NULL;
ELSIF（CLK='1'ANDCLK'EVENT）THEN
IF（RES='1'）THEN
Q<='0';
QB<='1';
ELSIF（S='0'ANDR='0'）THEN
Q<=Q;
QB<=QB;
ELSIF（S='0'ANDR='1'）THEN
Q<='0';
QB<='1';
ELSIF（S='1'ANDR='0'）THEN
Q<='1';
QB<='0';
ELSENULL;
ENDIF;
ENDIF;
ENDPROCESS;
ENDa;
14、用VHDL语言编程设计异步复位的D触发器，并在MAX+PLUSⅡ上进行仿真验证。
201页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYASYNDCFQIS
PORT（
D,CLK,PRESET,CLR:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC
）;
ENDENTITYASYNDCFQ;
ARCHITECTUREARTOFASYNDCFQIS
BEGIN
PROCESS（CLK,PRESET,CLR）IS
BEGIN
IF（PRESET='1'）THEN
Q<='1';
ELSIF（CLR='1'）THEN
Q<='0';
ELSIF（CLK'EVENTANDCLK='1'）THEN
Q<=D;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREART;
15、用VHDL语言编程设计带同步复位功能的D触发器，并在MAX+PLUSⅡ上进行仿真验证。
202页
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSYNDCFQ1IS
PORT（
D,CLK,RESET:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC
）;
ENDENTITYSYNDCFQ1;
ARCHITECTUREARTOFSYNDCFQ1IS
BEGIN
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