数字电子钟逻辑电路设计.docx
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数字电子钟逻辑电路设计
一．课设题目：
数字电子钟逻辑电路设计
二．概述
我们是用中小规模集成电路设计的一个数字显示秒、分、时、日的电子中的逻辑电路。
它主要用了晶振电路产生的1Hz标准秒信号的作用，还有了分、秒为00-59的六十进制的计数器。
以及时为00-23二十四进制的计数器，周为1-7进制的计数器。
同时应用了手动校正秒，分，时，日的原理。
整点报时，在整点前鸣叫10次，整点是在鸣叫时有一次高音1000Hz的频率。
三．课设方案流程图
图1课设方案流程图
四．芯片功能介绍
所用的芯片：
74LS248，74LS161，74LS08，74LS00，74LS04，74LS74，CD4060，共阴七段显示器。
1.74LS161的功能介绍
74LS161（如图1）1的清除端是异步的。
当清除端CLEAR为低电平时，不管时钟端CLOCK状态如何，即可完成清除功能。
161的预置是同步的。
当置入控制器LOAD为低电平时，在CLOCK上升沿作用下，输出端QA－QD与数据输入端A－D相一致。
对于54/74161，当CLOCK由低至高跳变或跳变前，如果计数控制端ENPENT为高电平，则LOAD应避免由低至高电平的跳变，而54/74LS161图274Ls161引脚图
无此种限制。
161的计数是同步的，靠CLOCK同时加在四个触发器上而实现的。
当ENP、ENT均为高电平时，在CLOCK上升沿作用QA－QD同时变化，从而消除了异步计数器中出现的计数尖峰。
对于54/74161，只有当CLOC下K为高电平时，ENP、ENT才允许由高至低电平的跳变，而54/74LS161的ENP、ENT跳变与CLOCK无关。
161有超前进位功能。
当计数溢出时，进位输出端（RCO）输出一个高电平脉冲，其宽度为QA的高电平部分。
在不外加门电路的情况下，可级联成N位同步计数器。
对于54/74LS161，在CLOCK出现前，即使ENP、ENT、CLEAR发生变化，电路的功能也不受影响。
2.CD4060------14位二进制串行计数器
图3CD4060引脚图
CD4060（如图2）由一震荡器和14极二进制串行计数器位组成，震荡器的结构可以是RC或晶振电路。
CR为高电平时，计数器清零且振荡器使用无效，所有的计数器位均为主从触发器。
在1CP（和CP0）的下降沿计数器以二进制进行计数，在时钟脉冲线上使用施密特触发器对时钟上升和下降时间无限制。
3.74LS08功能介绍
74LS08是2输入与门集成电路芯片（如图3）。
4.74LS04的功能介绍
74LS04是带有6个非门的芯片，他的功能表就不用说了搞电子的地球人应该都知道的,引脚功能图如图4。
图474LS08的引脚图图574LS04的引脚图
5.74LS74双边沿触发器介绍
74LS74内含两个独立的D上升沿双d触发器，每个触发器有数据输入（D）、置位输入（
）复位输入（
）、时钟输入（CP）和数据输出（Q）。
、
的低电平使输出预置或清除，而与其它输入端的电平无关。
当
、
均无效（高电平式）时，符合建立时间要求的D数据在CP上升沿作用下传送到输出端。
图674LS74引脚图
表174LS74的功能表
引脚
引脚代码
引脚功能
参数：
R+/R
备注
1.该集成块为14引脚封装
2.电源：
14脚为+5.00V
3.复位：
1脚、13脚
4.主要用途：
双D触发器
1
CLR1
复位信号
9.10/4.38
2
D1
触发信号
∞/4.71
3
CK1
时钟信号
9.10/4.18
4
PR1
控制
∞/4.68
5
Q1
同相位输出
3.71/3.00
6
1
反相位输出
∞/6.28
7
GND
地
0/0
8
2
反相位输出
∞/6.28
9
Q2
同相位输出
3.71/3.00
10
PR2
控制
0.21/0.21
11
CLK2
时钟信号
∞/04.20
12
D2
触发信号
0.33/0.33
13
CLR2
复位信号
9.10/4.38
14
Vcc
电源
0.21/0.21
译码为编码的逆过程。
它将编码时赋予代码的含义“翻译”过来。
实现译码的逻辑电路成为译码器。
译码器输出与输入代码有唯一的对应关系。
74LS48是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表2列出了74LS48的真值表，表示出了它与数码管之间的关系。
6.74LS48的功能介绍
表274LS48显示译码器真值表
A4
A3
A2
A1
显示
0
0
0
0
0
0
0
0
1
1
0
0
1
0
2
0
0
1
1
3
0
1
1
0
4
0
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
0
0
0
8
1
0
0
1
9
7.晶振——秒脉冲发生器
图7晶振分频电路图
脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。
如图7所示晶振为32768Hz，通过不用次数二分频后可分别获得2Hz、512Hz和1024Hz的脉冲输出。
8.整点报时电路
当时计数器在每次计到整点前10秒时，需要报时，这可用译码电路来解决。
即当分为59时，则秒在计数计到49时，输出一延时高电平去打开低音与门，使报时声按500Hz频率鸣叫10声，直至秒计数器计到58时，结束这高电平脉冲；当秒计数到59时，则去驱动高音1KHz频率输出而鸣叫1声。
9.鸣叫电路
鸣叫电路（如图8所示）由高、低两种频率通过或门去驱动一个三极管，带动喇叭鸣叫。
1KHz和500Hz从晶振分频器近似获得。
如图中CD4060分频器的输出端Q5和Q6。
Q5输出频率为1024Hz，Q6输出频率为512Hz。
五．电路原理及其电路图
数字电子钟整体设计原理图如图9所示。
（1）
：
试灯输入，是为了检查数码管各段是否能正常发光而设置的。
当
=0时，无论输入A3，A2，A1，A0为何种状态，译码器输出均为低电平，若驱动的数码管正常，是显示8。
图8报时鸣叫电路图
（2）
：
灭灯输入，是为控制多位数码显示的灭灯所设置的。
=0时。
不论
和输入A3，A2，A1，A0为何种状态，译码器输出均为高电平，使共阳极7段数码管熄灭。
（3）
：
灭零输入，它是为使不希望显示的0熄灭而设定的。
当对每一位A3=A2=A1=A0=0时，本应显示0，但是在
=0作用下，使译码器输出全1。
其结果和加入灭灯信号的结果一样，将0熄灭。
（4）
：
灭零输出，它和灭灯输入
共用一端，两者配合使用，可以实现多位数码显示的灭零控制。
用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。
本设计所用晶振为32768Hz，经过CD4060的分频后可分别获得2Hz、512Hz和1024Hz的脉冲，分别从Q14、Q6、Q5三个端口输出。
从Q14输出的2Hz脉冲，进入74LS74双边沿触发器，产生秒钟1Hz信号。
秒、分、时、日分别为60、60、24、7进制计数器，秒、分均为60进制，即显示00～59，它们的个位为十进制，十位为六进制。
时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。
所用的60、24进制计数器，均由芯片74LS161构成。
利用74LS161的异步清零功能实现。
从74LS161输出的信号再经过74LS48的译码，接入共阴极七段数字显示器，从而实现数字的显示。
周为七进制数，按人们一般的概念一周的显示日期“7、1、2、3、4、5、6”，所以我们设计这个七进制计数器，应根据译码显示器的状态表来进行。
这个计数器，也由74LS161构成，利用同步制数功能，它的归零逻辑为
=
，即SN-1=0111可推知SN=（1000）2=（8）10。
其实它是一个不能显示0的八进制计数器。
具体实现方法为，将Q2、Q1、Q0接入与非门74LS20，再与
端连接。
当显示器示数为7时，将会重新制数，所制的数与D0端同。
所以，在D0端接入+5V电源即可使显示器不显示数字“0”。
图9数字电子钟原理图
六．个人设计部分
根据课设要求用中小规模集成电路设计一个数字显示秒、分、时、日的数字电子钟的逻辑电路：
（1）有晶振电路产生1Hz标准秒信号；
（2）秒、分为00-59六十进制计数器；
（3）时为00-23二十四进制计数器；
（4）周为从1-7为七进制计数器；
（5）可以手动校正：
对秒、分、时、日；
（6）整点报时，在每个整点前鸣叫10次（低音500Hz），整点是在鸣叫一次高音1000Hz
为此，我分为了四部分进行设计：
秒脉冲、不同进制、手动、报时
1.秒脉冲的产生设计思路
首先要想实现秒脉冲电路，则用一个秒脉冲发生器，而此脉冲发生器可以用555定时器构成的多些振荡器，可以用RC震荡电路来实现。
但又需要一个低音脉冲和一高音脉冲，而RC振荡电路产生的脉冲经过不同的分频可得所需的各种不同大小的脉冲，因此本电路设计就用了RC震荡电路。
RC震荡电路产生的频率稳定度不够高。
第一，转换电平受温度变化和电源波动的影响；第二，电路的工作方式易受干扰，从而使电路状态转换提前或滞后；第三，电路转换时，电容充、放电的过程已经比较缓慢，转换电平的微小变化或者干扰对震荡周期影响都比较大。
因此，在震荡电路中加以晶体，其作用是对振荡电路中频率的稳定，使构成石英多谐振荡器。
具体电路图如图电路图7所示，图10是它的等效图。
图10CD4060等效电路图
石英谐振器简称为晶振，它是利用具有压电效应的石英晶体片制成的。
这种石英晶体薄片受到外加交变电场的作用时会产生机械振动，当交变电场的频率与田英晶体的固有频率相同时，振动便变得很强烈，这就是晶体谐振特性的反应。
利用这种特性，就可以用石英谐振器取代LC（线圈和电容）谐振回路、滤波器等。
由于石英谐振器具有体积小、重量轻、可靠性高、频率稳定度高等优点，被应用于家用电器和通信设备中。
在对震荡频率稳定性很高的地方，都需要采取稳频措施，其中最常用的方法之一就是利用石英谐振器——简称石英晶体，构成石英晶体多谐振荡器。
G1与R、晶体、C1、C2、构成电容三点式振荡电路。
R是偏置电阻，取值在10~100MΩ之间，它的作用是保证在静态时，G1能工作在其电压传输特性的转折区——线性放大状态。
C1、晶体、C2组成π型选频反馈网络，电路只能在晶体谐振频率f0处产生自激震荡。
反馈系数由C1、C2之比决定，改变C1可以微调振荡频率，C2是温度不常用电容。
原理是当由晶振产生32768HZ的脉冲经过CD4060的14次分频后，输出一2HZ的脉冲，在经过一个由D触发器构的T’触发器后输出所需的1HZ秒脉冲。
2.不同进制计数器与显示部分
关于0—59的六十进制、0-23的二十四进制及1-7的七进制可用计数器来实现，我们用的是二进制计数器74LS161，由于我们对于此电路的实现非常熟悉，因此我就不在此多做赘述。
对于显示部分，分别用74LS48显示译码器来译码，输出信号输入到共阴极数码管，从而显示数字。
3.校时电路部分的设计思路
在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。
置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由手动输入单次脉冲。
产生单次脉冲的逻辑电路有很多，比较简便的还是由RS基本触发器构成的。
它的电路构成如图11所示。
其工作原理是：
当开关按下时，两个输出端输出同时为1，当开关打开时，输出端同是输出0，这样一来就产生了一次下降沿的单次脉冲。
当双动开关闭合时，两个基本RS触发器的R端输入都是零。
则Q=0，当双动开关打开时两个R同时输入1,则Q=1。
此时完成一次对所选对象的置数。
每按一次，就产生一个脉冲，于是所校正计数器的数字就加一，是达到最终目的。
图11手动校正电路
4.报时部分的设计思路
报时部分是由门电路与脉冲构成，电路图如图8所示。
5.个人体会
首先，通过对电路的设计，让我了解到CD4060、晶振的功能，它不但可以作为计数器，还可以作为分频器，而且还输出多种不同大小的频率。
这使我从中更近一步的了解各个芯片的功能，把自己所学的知识应用于实践中，学会了同一芯片有不同的的运用，要灵活使用所学的知识。
其次，如果真正让自己独立设计一个逻辑电路，那是一件很困难的事，就自己当前所学的知识远远不能够达到需求。
因此在今后的学习中还要更加努力，不仅要把学校所开的各个科目学好，还应加强课外知识的扩展，不断弥补不足之处。
多加强课外锻炼，多参加一些有关的课外活动。
最后，无论对待那件事，都要用心认真去做。
无论结果如何，过程中所得到的是很重要的。
七．参考文献
[1].姚福安.电子电路设计与实践.山东科学技术出版社2002年
[2].艾永乐.付子义.电子技术课程指导书.焦作工学院电器工程1999年
[3].曹国清.数字电路与逻辑设计.中国矿业大学出版社1998年
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