电子设计自动化技术课件答案.docx
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电子设计自动化技术课件答案
第一章
11EDA技术与ASIC设计与FPGA开发有什么关系?
P3~4
答:
利用EDA技术进行电子系统设计得最后目标就是完成专用集成电路ASIC得设计与实现;FPGA与CPLD就是实现这一途径得主流器件。
FPGA与CPLD通常也被称为可编程专用IC,或可编程ASIC。
FPGA与CPLD得应用就是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）与ASIC设计,以及对自动设计与自动实现最典型得诠释。
12与软件描述语言相比,VHDL有什么特点?
P6
答:
编译器将软件程序翻译成基于某种特定CPU得机器代码,这种代码仅限于这种CPU而不能移植,并且机器代码不代表硬件结构,更不能改变CPU得硬件结构,只能被动地为其特定得硬件电路结构所利用。
综合器将VHDL程序转化得目标就是底层得电路结构网表文件,这种满足VHDL设计程序功能描述得电路结构,不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL（硬件描述语言）表达得电路功能转化成具体得电路结构网表过程中,具有明显得能动性与创造性,它不就是机械得一一对应式得“翻译”,而就是根据设计库、工艺库以及预先设置得各类约束条件,选择最优得方式完成电路结构得设计。
l3什么就是综合?
有哪些类型?
综合在电子设计自动化中得地位就是什么?
P5
什么就是综合?
答:
在电子设计领域中综合得概念可以表示为:
将用行为与功能层次表达得电子系统转换为低层次得便于具体实现得模块组合装配得过程。
有哪些类型?
答:
（1）从自然语言转换到VHDL语言算法表示,即自然语言综合。
（2）从算法表示转换到寄存器传输级（RegisterTransportLevel,RTL）,即从行为域到结构域得综合,即行为综合。
（3）从RTL级表示转换到逻辑门（包括触发器）得表示,即逻辑综合。
（4）从逻辑门表示转换到版图表示（ASIC设计）,或转换到FPGA得配置网表文件,可称为版图综合或结构综合。
综合在电子设计自动化中得地位就是什么?
答:
就是核心地位（见图13）。
综合器具有更复杂得工作环境,综合器在接受VHDL程序并准备对其综合前,必须获得与最终实现设计电路硬件特征相关得工艺库信息,以及获得优化综合得诸多约束条件信息;根据工艺库与约束条件信息,将VHDL程序转化成电路实现得相关信息。
14在EDA技术中,自顶向下得设计方法得重要意义就是什么?
P7~10
答:
在EDA技术应用中,自顶向下得设计方法,就就是在整个设计流程中各设计环节逐步求精得过程。
15IP在EDA技术得应用与发展中得意义就是什么?
P11~12
答:
IP核具有规范得接口协议,良好得可移植与可测试性,为系统开发提供了可靠得保证。
第二章
21叙述EDA得FPGA/CPLD设计流程。
P13~16
答:
1、设计输入（原理图/HDL文本编辑）;2、综合;3、适配;4、时序仿真与功能仿真;5、编程下载;6、硬件测试。
22IP就是什么?
IP与EDA技术得关系就是什么?
P24~26
IP就是什么?
答:
IP就是知识产权核或知识产权模块,用于ASIC或FPGA/CPLD中得预先设计好得电路功能模块。
IP与EDA技术得关系就是什么?
答:
IP在EDA技术开发中具有十分重要得地位;与EDA技术得关系分有软IP、固IP、硬IP:
软IP就是用VHDL等硬件描述语言描述得功能块,并不涉及用什么具体电路元件实现这些功能;软IP通常就是以硬件描述语言HDL源文件得形式出现。
固IP就是完成了综合得功能块,具有较大得设计深度,以网表文件得形式提交客户使用。
硬IP提供设计得最终阶段产品:
掩模。
23叙述ASIC得设计方法。
P18~19
答:
ASIC设计方法,按版图结构及制造方法分有半定制（Semicustom）与全定制（Fullcustom）两种实现方法。
全定制方法就是一种基于晶体管级得,手工设计版图得制造方法。
半定制法就是一种约束性设计方式,约束得目得就是简化设计,缩短设计周期,降低设计成本,提高设计正确率。
半定制法按逻辑实现得方式不同,可再分为门阵列法、标准单元法与可编程逻辑器件法。
24FPGA/CPLD在ASIC设计中有什么用途?
P16,18
答:
FPGA/CPLD在ASIC设计中,属于可编程ASIC得逻辑器件;使设计效率大为提高,上市得时间大为缩短。
25简述在基于FPGA/CPLD得EDA设计流程中所涉及得EDA工具,及其在整个流程中得作用。
P19~23
答:
基于FPGA/CPLD得EDA设计流程中所涉及得EDA工具有:
设计输入编辑器（作用:
接受不同得设计输入表达方式,如原理图输入方式、状态图输入方式、波形输入方式以及HDL得文本输入方式。
）;HDL综合器（作用:
HDL综合器根据工艺库与约束条件信息,将设计输入编辑器提供得信息转化为目标器件硬件结构细节得信息,并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）;仿真器（作用:
行为模型得表达、电子系统得建模、逻辑电路得验证及门级系统得测试）;适配器（作用:
完成目标系统在器件上得布局与布线）;下载器（作用:
把设计结果信息下载到对应得实际器件,实现硬件设计）。
第三章
31OLMC（输出逻辑宏单元）有何功能?
说明GAL就是怎样实现可编程组合电路与时序电路得。
P34~36
OLMC有何功能?
答:
OLMC单元设有多种组态,可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
说明GAL就是怎样实现可编程组合电路与时序电路得?
答:
GAL（通用阵列逻辑器件）就是通过对其中得OLMC（输出逻辑宏单元）得编程与三种模式配置（寄存器模式、复合模式、简单模式）,实现组合电路与时序电路设计得。
32什么就是基于乘积项得可编程逻辑结构?
P33~34,40
答:
GAL、CPLD之类都就是基于乘积项得可编程结构;即包含有可编程与阵列与固定得或阵列得PAL（可编程阵列逻辑）器件构成。
33什么就是基于查找表得可编程逻辑结构?
P40~41
答:
FPGA（现场可编程门阵列）就是基于查找表得可编程逻辑结构。
34FPGA系列器件中得LAB有何作用?
P43~45
答:
FPGA（Cyclone/CycloneII）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器与PLL等模块构成;其中LAB（逻辑阵列块）由一系列相邻得LE（逻辑单元）构成得;FPGA可编程资源主要来自逻辑阵列块LAB。
35与传统得测试技术相比,边界扫描技术有何优点?
P47~50
答:
使用BST（边界扫描测试）规范测试,不必使用物理探针,可在器件正常工作时在系统捕获测量得功能数据。
克服传统得外探针测试法与“针床”夹具测试法来无法对IC内部节点无法测试得难题。
36解释编程与配置这两个概念。
P58
答:
编程:
基于电可擦除存储单元得EEPROM或Flash技术。
CPLD一股使用此技术进行编程。
CPLD被编程后改变了电可擦除存储单元中得信息,掉电后可保存。
电可擦除编程工艺得优点就是编程后信息不会因掉电而丢失,但编程次数有限,编程得速度不快。
配置:
基于SRAM查找表得编程单元。
编程信息就是保存在SRAM中得,SRAM在掉电后编程信息立即丢失,在下次上电后,还需要重新载入编程信息。
大部分FPGA采用该种编程工艺。
该类器件得编程一般称为配置。
对于SRAM型FPGA来说,配置次数无限,且速度快;在加电时可随时更改逻辑;下载信息得保密性也不如电可擦除得编程。
37请参阅相关资料,并回答问题:
按本章给出得归类方式,将基于乘积项得可编程逻辑结构得PLD器件归类为CPLD;将基于查找表得可编程逻辑结构得PLD器什归类为FPGA,那么,APEX系列属于什么类型PLD器件?
MAXII系列又属于什么类型得PLD器件?
为什么?
P54~56
答:
APEX（AdvancedLogicElementMatrix）系列属于FPGA类型PLD器件;编程信息存于SRAM中。
MAXII系列属于CPLD类型得PLD器件;编程信息存于EEPROM中。
第四章
41:
画出与下例实体描述对应得原理图符号元件:
ENTITYbuf3sIS实体1:
三态缓冲器
PORT（input:
INSTD_LOGIC;输入端
enable:
INSTD_LOGIC;使能端
output:
OUTSTD_LOGIC）;输出端
ENDbuf3x;
ENTITYmux21IS实体2:
2选1多路选择器
PORT（in0,in1,sel:
INSTD_LOGIC;
output:
OUTSTD_LOGIC）;
41、答案
42、图330所示得就是4选1多路选择器,试分别用IF_THEN语句与CASE语句得表达方式写出此电路得VHDL程序。
选择控制得信号s1与s0得数据类型为STD_LOGIC_VECTOR;当s1='0',s0='0';s1='0',s0='1';s1='1',s0='0'与s1='1',s0='1'分别执行y<=a、y<=b、y<=c、y<=d。
42、答案
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
ENTITYMUX41IS
PORT（s:
INSTD_LOGIC_VECTOR（1DOWNTO0）;输入选择信号
a,b,c,d:
INSTD_LOGIC;输入信号
y:
OUTSTD_LOGIC）;输出端
ENDENTITY;
ARCHITECTUREARTOFMUX41IS
BEGIN
PROCESS（s）
BEGIN
IF（S="00"）THENy<=a;
ELSIF（S="01"）THENy<=b;
ELSIF（S="10"）THENy<=c;
ELSIF（S="11"）THENy<=d;
ELSEy<=NULL;
ENDIF;
EDNPROCESS;
ENDART;
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
ENTITYMUX41IS
PORT（s:
INSTD_LOGIC_VECTOR（1DOWNTO0）;输入选择信号
a,b,c,d:
INSTD_LOGIC;输入信号
y:
OUTSTD_LOGIC）;输出端
ENDMUX41;
ARCHITECTUREARTOFMUX41IS
BEGIN
PROCESS（s）
BEGIN
CASEsIS
WHEN“00”=>y<=a;
WHEN“01”=>y<=b;
WHEN“10”=>y<=c;
WHEN“11”=>y<=d;
WHENOTHERS=>NULL;
ENDCASE;
ENDPROCESS;
ENDART;
43、图331所示得就是双2选1多路选择器构成得电路MUXK,对于其中MUX21A,当s='0'与'1'时,分别有y<='a'与y<='b'。
试在一个结构体中用两个进程来表达此电路,每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
43、答案
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
ENTITYMUX221IS
PORT（a1,a2,a3:
INSTD_LOGIC_VECTOR（1DOWNTO0）;输入信号
s0,s1:
INSTD_LOGIC;
outy:
OUTSTD_LOGIC）;输出端
ENDENTITY;
ARCHITECTUREONEOFMUX221IS
SIGNALtmp:
STD_LOGIC;
BEGIN
PR01:
PROCESS（s0）
BEGIN
IFs0=”0”THENtmp<=a2;
ELSEtmp<=a3;
ENDIF;
ENDPROCESS;
PR02:
PROCESS（s1）
BEGIN
IFs1=”0”THENouty<=a1;
ELSEouty<=tmp;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREONE;
ENDCASE;
44、下图就是一个含有上升沿触发得D触发器得时序电路,试写出此电路得VHDL设计文件。
44、答案
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
ENTITYMULTIIS
PORT（CL:
INSTD_LOGIC;输入选择信号
CLK0:
INSTD_LOGIC;输入信号
OUT1:
OUTSTD_LOGIC）;输出端
ENDENTITY;
ARCHITECTUREONEOFMULTIIS
SIGNALQ:
STD_LOGIC;
BEGIN
PR01:
PROCESS（CLK0）
BEGIN
IFCLK‘EVENTANDCLK=’1’
THENQ<=NOT（CLORQ）;ELSE
ENDIF;
ENDPROCESS;
PR02:
PROCESS（CLK0）
BEGIN
OUT1<=Q;
ENDPROCESS;
ENDARCHITECTUREONE;
ENDPROCESS;
45、给出1位全减器得VHDL描述。
要求:
（1）首先设计1位半减器,然后用例化语句将它们连接起来,图332中h_suber就是半减器,diff就是输出差,s_out就是借位输出,sub_in就是借位输入。
（2）以1位全减器为基本硬件,构成串行借位得8位减法器,要求用例化语句来完成此项设计（减法运算就是x–ysun_in=diffr）
45、答案
底层文件1:
or2a、VHD实现或门操作
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
USEIEEE、STD_LOGIC_UNSIGNED、ALL;
ENTITYor2aIS
PORT（a,b:
INSTD_LOGIC;
c:
OUTSTD_LOGIC）;
ENDENTITYor2a;
ARCHITECTUREoneOFor2aIS
BEGIN
c<=aORb;
ENDARCHITECTUREone;
底层文件2:
h_subber、VHD实现一位半减器
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
USEIEEE、STD_LOGIC_UNSIGNED、ALL;
ENTITYh_subberIS
PORT（x,y:
INSTD_LOGIC;
diff,s_out:
:
OUTSTD_LOGIC）;
ENDENTITYh_subber;
ARCHITECTUREONEOFh_subberIS
SIGNALxyz:
STD_LOGIC_VECTOR（1DOWNTO0）;
BEGIN
xyz<=x&y;
PROCESS（xyz）
BEGIN
CASExyzIS
WHEN"00"=>diff<='0';s_out<='0';
WHEN"01"=>diff<='1';s_out<='1';
WHEN"10"=>diff<='1';s_out<='0';
WHEN"11"=>diff<='0';s_out<='0';
WHENOTHERS=>NULL;
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREONE;
顶层文件:
f_subber、VHD实现一位全减器
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
USEIEEE、STD_LOGIC_UNSIGNED、ALL;
ENTITYf_subberIS
PORT（x,y,sub_in:
INSTD_LOGIC;
diffr,sub_out:
OUTSTD_LOGIC）;
ENDENTITYf_subber;
ARCHITECTUREONEOFf_subberIS
PONENTh_subber
PORT（x,y:
INSTD_LOGIC;
diff,S_out:
OUTSTD_LOGIC）;
ENDPONENT;
PONENTor2a
PORT（a,b:
INSTD_LOGIC;
c:
OUTSTD_LOGIC）;
ENDPONENT;
SIGNALd,e,f:
STD_LOGIC;
BEGIN
u1:
h_subberPORTMAP（x=>x,y=>y,diff=>d,s_out=>e）;
u2:
h_subberPORTMAP（x=>d,y=>sub_in,diff=>diffr,s_out=>f）;
u3:
or2aPORTMAP（a=>f,b=>e,c=>sub_out）;
ENDARCHITECTUREONE;
ENDARCHITECTUREART;
46、根据下图,写出顶层文件MX3256、VHD得VHDL设计文件。
46、答案
MAX3256顶层文件
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
USEIEEE、STD_LOGIC_UNSIGNED、ALL;
ENTITYMAX3256IS
PORT（INA,INB,INCK:
INSTD_LOGIC;
INC:
INSTD_LOGIC;
E,OUT:
OUTSTD_LOGIC）;
ENDENTITYMAX3256;
ARCHITECTUREONEOFMAX3256IS
PONENTLK35调用LK35声明语句
PORT（A1,A2:
INSTD_LOGIC;
CLK:
INSTD_LOGIC;
Q1,Q2:
OUTSTD_LOGIC）;
ENDPONENT;
PONENTD调用D触发器声明语句
PORT（D,C:
INSTD_LOGIC;
CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC）;
ENDPONENT;
PONENTMUX21调用二选一选择器声明语句
PORT（B,A:
INSTD_LOGIC;
S:
INSTD_LOGIC;
C:
OUTSTD_LOGIC）;
ENDPONENT;
SIGNALAA,BB,CC,DD:
STD_LOGIC;
BEGIN
u1:
LK35PORTMAP（A1=>INA,A2=>INB,CLK=INCK,Q1=>AA,Q2=>BB）;
u2:
DPORTMAP（D=>BB;CLK=>INCK,C=>INC,Q=>CC）;
u3:
LK35PORTMAP（A1=>BB,A2=>CC,CLK=INCK,Q1=>DD,Q2=>OUT1）;
u4:
MUX21PORTMAP（B=>AA,A=>DD,S=>BB,C=>E）;
ENDARCHITECTUREONE;
设计含有异步清零与计数使能得16位二进制加减可控计数器。
47、答案:
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
USEIEEE、STD_LOGIC_UNSIGNED、ALL;
ENTITYCNT16IS
PORT（CLK,RST,EN:
INSTD_LOGIC;
CHOOSE:
INBIT;
SETDATA:
BUFFERINTEGERRANCE65535DOWNTO0;
COUT:
BUFFERINTEGERRANCE65535DOWNTO0）;
ENDCNT16;
ARCHITECTUREONEOFCNT16IS
BEGIN
PROCESS（CLK,RST,SDATA）
VARIABLEQI:
STD_LOGIC_VECTOR（65535DOWNTO0）;
BEGIN
IFRST='1'THEN计数器异步复位
QI:
=（OTHERS=>'0'）;
ELSIFSET=’1’THEN计数器一步置位
QI:
=SETDATA;
ELSIFCLK'EVENTANDCLK='1'THEN检测时钟上升沿
IFEN=’1’THEN–检测就是否允许计数
IFCHOOSE=’1’THEN选择加法计数
QI:
=QI+1;计数器加一
ELSEQI=QI1;计数器加一
ENDIF;
ENDIF;
ENDIF;
COUT<=QI;将计数值向端口输出
ENDPROCESS;
ENDONE;
第五章
51归纳利用QuartusII进行VHDL文本输入设计得流程:
从文件输入一直到SignalTapII测试。
P95~P115
答:
1建立工作库文件夹与编辑设计文件;2创建工程;3编译前设置;4全程编译;5时序仿真;6引脚锁定;7配置文件下载;8打开SignalTapII编辑窗口;9调入SignalTapII得待测信号;10SignalTapII参数设置;11SignalTapII参数设置文件存盘;12带有SignalTapII测试信息得编译下载;13启动SignalTapII进行采样与分析;14SignalTapII得其她设置与控制方法。
5、6
5、7
5、8
5、9
5、10
5、12
5、13
5、14
第六章
61什么就是固有延时?
什么就是惯性延时?
P150~151
答:
固有延时（InertialDelay）也称为惯性延时,固有延时得主要物理机制就是分布电容效应。
62δ就是什么?
在VHDL中,δ有什么用处?
P152
δ就是什么?
答:
在VHDL仿真与综合器中,默认得固有延时量（它在数学上就是一个无穷小量）,被称为δ延时。
在VHDL中,δ有什么用处?
答:
在VHDL信号赋值中未给出固有延时情况下,VHDL仿真器与综合器将自动为系统中得信号赋值配置一足够小而又能满足逻辑排序得延时量δ;使并行语句与顺序语句中得并列赋值逻辑得以正确执行。
64说明信号与变量得功能特点,以及应用上得异同点。
P128~P129
答:
变量:
变量就是一个局部量,只能在进程与子程序中使用。
变量不能将信息带出对它做出定义得当前结构。
变量得赋值就是一种理想化得数据传输,就是立即发生得,不存在任何延时行为。
变量得主要作用就是在进程中作为临时得数据存储单元。
信号:
信号就是描述硬件系统得基本数据对象,其性质类似于连接线;可作为设计实体中并行语句模块间得信息交流通道。
信号不但可以容纳当前值,也可以保持历史值;与触发器得记忆功能有很好得对应关系。
65在VHDL设计中,给时序电路清零（复位）有两种力方法,它们就是什么?
解:
设Q定义成信号,一种方法:
Q<=“000…000”;其中“000…000”反映出信号Q得位宽度。
第二种方法:
Q<=（OTHERS=>‘0’）;其中OTHERS=>‘0’不需要给出信号Q得位宽度,即可对Q清零。
66哪一种复位方法必须将复位信号放在敏感信号表中?
给出这两种电路得VHDL描述。
解:
边沿触发复位信号要将复位信号放在进程得敏感信号表中。
（1）边沿触发复位信号
……………………、
ARCHITECTUREbhv0FDFF3IS
SIGNALQQ:
STD_LOG
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