射频合成信号源的设计.docx

射频合成信号源的设计.docx

《射频合成信号源的设计.docx》由会员分享，可在线阅读，更多相关《射频合成信号源的设计.docx（64页珍藏版）》请在冰豆网上搜索。

射频合成信号源的设计

引言

本课题来源于深圳一家公司的科技协作项目，任务是研制短波、超短波通信设备的检测仪器。

检测的内容较多，技术要求较高。

分配给我的具体任务是研制一台数字频率合成信号源，输出频率范围：

1～100MHz，频率分辨率：

＜1Hz，输出电平范围：

-30dBm~7dBm，并能实现AM、FM、FSK、PSK及BPSK等调制功能。

仪器在单片微机控制下工作，且要求做成便携式，则体积、重量和功耗都要尽量地小。

经数月的努力，通过多次方案修正和硬、软件设计与调试，现已完成上述设计要求，且还增加了：

扫频、跳频输出功能和外部AM、FM调制功能，圆满地完成了这次毕业设计的任务。

1主要参数指标及功能说明

（1）射频输出频率范围：

1Hz~100MHz

（2）射频输出电压：

-30dBm~7dBm

（3）频率分辨率：

1Hz

（4）输出阻抗：

50Ω

（5）射频AM内调制：

调制频率1KHz，调制度30%

（6）射频FM内调制：

调制频率1KHz，频偏5KHz

（7）PSK、FSK调制功能

（8）扫频功能

（9）跳频功能

（10）外部AM、FM调制

2方案论证

2.1DDS合成芯片选择

为了满足全部设计要求，选用一片最合理的DDS芯片极为重要。

AD9852、AD9954的比较：

两者都满足功能要求，但AD9954具有体积少、功耗仅有200MW显著优点，优选AD9954。

2.2单片机与DDS芯片接口电路设计

2.2.1采用单片机AT89C55直接和DDS芯片AD9954接口，这样接口电路虽然简单、调试方便，但由于单片机AT89C55与AD9954是串行数据传输，由单片机AT89C55内部程序实现数据并串转换无法满足进行AM、FM调制数据传输速率。

2.2.2在单片机AT89C55和DDS芯片AD9954之间采用CPLD芯片EPF7064做接口转接，单片机以并行数据传输，并行数据到串行数据的转换由EPF7064内部设计的硬件电路完成。

2.3单片机其他外围电路

为建立良好的人机交互能力，系统显示采用LCD液晶显示模块，与LED数码管显示来得更形象、更直接，可为用户大量的系统运行信息；要使系统具有可操作性，系统采用自制4*4矩阵键盘，实现频率值输入、工作模式切换。

2.4系统总体框图

如图2.1

在系统编程电路

LCD显示

A/D

TLC0820

CPLD

EPF7064

100M椭圆滤波器

DDS

AD9954

232接口

PC机

键盘接口

外调制信号输入

信号调理

微

处

理

AT89C55

合成信号输出

控制线

图2.1系统总体框图

LCD用以显示信号频率和工作方式，单片机完成对外部信号的采样、运算、频率控制、与PC机接口、键盘数据接收、数据传输等功能，EPF7064主要完成由单片机并行数据到串行数据的转换，信号由AD9954合成经100M低通滤波器输出。

当作AM、FM外调制时外调制信号由信号调理端输入，再经A/D转换由单片机取回以一定的算法实现外信号调制。

39954信号合成芯片

3.1AD9954主要特性

AD9954是ADI公司推出无线电频率（RF）的直接数字合成器。

芯片的速度达400MHz而功耗不到以前产品的十分之一。

它能使设计者采用DDS在功率敏感的应用中在更高频率输出进行快速跳频。

DDS是一种在数字域中数字化产生和处理正弦波的技术，是需

要超级频率灵活性，输出相位控制和极好相位噪音性能的理想技术。

新型DDS器件是业界第一个时钟达到400MSPS的器件。

合成信号达到高达160MHz，功耗200mW。

以前DDS器件合成频率只有120MHz,而功耗却有2W。

较低的功耗使设计者能在PCB上用多个芯片而无需考虑热问题。

该系列产品还有的特点是集成14位数模转换器（DAC），片上随机存储器（RAM），相位偏移和幅度控制以及多片同步。

雷达系统和频移调制（FSK）通信应用现在增加了灵活性，能增加精确度，采用自动线性和非线性扫描功能来控制调谐和相位。

特征总结如下：

400MSPS内部时钟

14位DAC

32位调节字

相位噪声小于等于-120DBc/Hz（1khz偏置DAC输出）

极好的动态工作特性（在中心频率160MHZ正负100Khz偏移情况下有－80dBSFDR）

　　串行I/O控制

　　超高速模拟比较器

　　自动线性、非线性扫频能力

　　4个频率／相位偏移方式

　　1.8Ｖ供电

　　软硬件可控制掉电模式

　　内有1024字*32位RAM

兼容5V逻辑输入

　　PLL倍频器（4x-20x）

内置有振荡器，只须单个晶体即可启动

相位调制能力

多片AD9954同步能力

典型应用：

卫星通信，宽带网络，雷达，测试和测量以及仪表。

3.2内部结构与工作原理

图3.1内部结构与工作原理

3.3模块组成

3.3.1DDS模块

DDS输出频率f0是系统时钟（SYSCLK）、频率控制字、相位累加位数的函数。

具体公式在下面已给出，

其中fs表示系统时钟频率。

通过COS（X）功能块将相位累加器输出值转换成相应的幅度值之后传给DAC输出。

在特定应用中，输出零相位信号是非常关键的。

简单的置频率控制字FTW为0并不能使之完成这功能，只会导致DDS输出保持在原有的相位值上。

因此一个使相位累加器输出为0的控制位是必须的。

上电复位后，相位累加器清零位被置1，但是在缓冲区与之对应的位被清零。

因此上电复位后，相位累加器内的值依旧保持为空，直到第一个I/OUPDATA脉冲到来。

3.3.2锁相环PLL

PLL可以对REFCLK实现倍频功能。

通过对功能控制寄存器NO.2中的BITS<7:

3>五位编程来实现PLL控制。

当编程输入值为0x04至0x14（十进数：

4至20），与之相应的PLL对REFCLK倍频倍数为编程输入数对应的十进制值。

但是PLL的频率输出是有限的最大不能超过400MHZ。

一旦PLL内部数值被改变，编程人员应该注意是PLL锁定所须时间（大约1ms）。

当PLL输入编程值超出（4至20）范围时PLL将不起作用，PLL随之处于保存电压模式。

3.3.3时钟输入

AD9954提供多种时钟输入方式。

用户通过对可编程位的编程，可以实现对差分或单端时钟输入、片内振荡器、PLL倍频器的全部控制。

AD9954能配置六种功能模式的任何一种产生系统时钟。

模式的配置将要用到CLKMODESELECT引脚、控制寄存器CFR1<4>和CFR2<7:

3>。

当外部引脚CLKMODESELECT为高电平时将会使内部振荡器电路使能，用户只须在外部引脚REFCLK和REFCLKB端接上一个晶体就能提供20MHZ之30MHZ的低频参考时钟。

时钟信号在传往芯片的其它部位首先要经过一个缓冲区，缓冲信号可以通过CRYSTALOUT输出供用户使用。

用户可以通过改变CFR<4>位的值来开启或关掉缓冲器、开启或关掉系统时钟。

为了避免长时间的晶体振荡启动时间，所以振荡器本身无掉电模式。

给CRF<9>写“1”电平使晶体振荡器输出缓冲器有效，相反写“0”电平时使振荡器输出缓冲器无效。

当CLKMODESELECT接低电平时片内振荡器和振荡器输出缓冲器全都无效。

一旦内部振荡器无效时，REFCLK和REFCLKB必须要由外部振荡器提供。

对差分工作模式，两个时钟输入引脚输入时钟是互补的。

单端模式时，不用的时钟输入引脚最好通过0.1UF电容接模拟电压供应端AVDD；此时时钟输入引脚上的偏置电压为1.35V。

此外通过PLL可以实现参考时钟4至20倍的倍频。

表5概述了输入时钟的工作模式。

注意PLL倍频器是通过改变CRF2<7:

3>的值来实现的，与CFR1<4>位无关。

表3.1：

输入时钟工作模式

3.3.4DAC输出

AD9954内部集成了一个14位电流输出型DAC。

与大多DAC不同的是AD9954内部DAC输出参考接AVDD而不是接AGND上。

互补输出提供了满量程电流输出IOUT。

差分输出方式减少了共模噪声改善了DAC输出，提高了信噪比。

满量程电流大少是通过连接在DAC_RSET和AGND_DAC之间的一个额外电阻控制。

满量程电流是与电阻值成比例的，公式如下：

对DAC来说最大输出电流为15mA，但是使输出电流限制在10mA之内将会提供最好SFDR性能。

DAC输出的幅度范围在AVDD+0.5V~AVDD-0.5V之间，超出这个范围可能回引起DAC输出失真和DAC输出电路潜在的损坏。

所以为了使输出电压在以上给出的范围内用户应适当注意DAC输出的终端负载。

3.3.5比较器

在许多应用场合需要的是方波信号而不是正弦波信号。

例如：

在大多数时钟信号中的应用，高回转率减小了相位噪声和不稳定。

为满足这些应用AD9954内部集成了比较器。

比较器带宽超出200MHZ，普通模式下输入电压在1.3V~1.8V之间。

通过设置比较器掉电控制位CFR1<6>使比较器处于关闭状态减少系统功耗。

3.3.6线性扫频模块

线性扫频是指当要从起始频率F0到终点频率F1跳变时不是即时的而是通过扫遍各种频率来完成的。

频率跳变，不管是线性的还是非线性的，除输出频率F0和F1之外、

介于F0、F1之间的频率也会输出。

线性扫频模块由下降和上升频率步进控制字、频率更新控制字和频率加法器组成。

线性扫频模块由CFR<21>位控制，此外nodwell控制位控制扫频达到终点时的状态。

3.3.7串行I/O口

AD9954串行口接口极为灵活，可容易的与工业标准的微处理器和微控制器接口，支持Motorola6905/11SPI和Intel8051SSR接口协议。

3.4AD9954内部寄存器配置

寄存器配置见表5-2、表5-3。

寄存器的适当配置取决于线性扫频控制位是否有效。

表3.2线性扫频寄存器配置表

因为线性扫频模式优先于RAM工作模式，所以当CFR1<21>位为“1”时RAM使能位

CFR1<31》必为“0”

3.4.1功能控制寄存器NO.1（CFR1）

CFR1<31>:

RAM使能位。

CFR1<31>=0（默认值）

CFR1<30>RAM目标地址控制位。

为“0”（默认值）RAM输出控制相位累加器（频率控制字）；为“１”ＲＡＭ输出控制相位偏置加法器（设置偏置相位）。

CFR1<31>=0时本位被忽略。

CFR1<29:

27>内部

CFR1<26>幅度增降值装载控制位。

为“0”（默认值）只有当幅度比率计数器溢出后装载；为“1”时允许溢出装载或者I/OUPDATA输入装载。

CFR1<25>shapedOn-OffKeying使能控制位。

为“0”（默认值）shapedOn-OffKeying被忽略；为“1”使能。

CFR1<24>自动shapedOn-OffKeying控制位。

只有当CFR1<25>=“1”有效，CFR1<24>为“0”（默认值）为手动模式；为“1”自动模式，当OSK=“1”以幅度的增进比率从零幅度增加到满幅度；当OSK=“0”与其相反。

CFR1<23>自动同步控制位。

为“0”（默认值）自动同步无效；为“1”时启动多片AD9954自动同步。

CFR1<22>多片AD9954软件控制手动同步控制位。

为“0”（默认值）软件手动同步无效；

CFR1<21>线性扫频使能控制位。

为“0”（默认值）线性扫频功能无效；为“1”线性扫频功能有效，上升或下降DELTA频率控制字以编制好的数率送往频率累加器，由Profile0控制频率上升或下降。

CFR1<20:

16>未用。

CFR1<15>线性扫频数率值装载控制位。

为“0”（默认值）只允许溢出装载；为“1”允许溢出和I/OUPDATA装载。

CFR1<14>频率累加器自动清零控制位.。

为“0”（默认值）频率累加器值保持不变直到delta频率控制字改变;为“1”时频率累加器自动同步清零，接到一个I/OUPDATA脉冲后一个时钟周期后完成。

CFR1<13>相位累加器自动清零控制位。

为“0”（默认值）相位累加器当前状态不变直到频率控制字有效；为“1“时接到I/OUPDATA脉冲后一个时钟周期相位累加器完

成自动同步清零。

CFR1<12>Sine/Cosine选择位。

为“0”（默认值）Cosine工作模式；为“1“Sine工作模式。

CFR1<11>清频率累加器；为“0”（默认值）频率累加器正常工作；为“1“时频率累加器被清零，并保持直到这位被清除。

CFR1<10>清相位累加器。

为“0”（默认值）累加器正常工作；为“1”时相位累加器被清零并保持直到这位被清除。

CFR1<9>SDIO只为输入控制位。

为“0”（默认值）时SDIO为双向口（IIC模式）；为“1”SDIO只能输入不能输出（SPI模式）。

CFR1<8>数据传输低位在前控制位。

为“0”（默认值）高位数据在前；为“1”低位数据在前。

CFR1<7>数字部件掉电控制位。

为“0”（默认值）所有的数字功能块和时钟都使能；为“1”所有的数字功能模块除I/O引脚外多暂停工作。

CFR1<6>比较器掉电控制位。

为“0”（默认值）比较器被使能；为“1”比较器不能工作并处于最低功耗状态。

CFR1<5>DAC掉电控制位。

为“0”（默认值）DAC被使能；为“1”DAC不能工作并处于最低功耗状态。

CFR1<4>时钟输入掉电控制位。

为“0”（默认值）时钟输入电路被使能；为“1”时钟输入电路不能工作并处于最低功耗状态。

CFR1<3>外部掉电模式控制位。

为“0”（默认值）快速恢复掉电模式，在这种模式下当PWRDWNCTL输入高电平时数字逻辑单元和DAC逻辑单元处于掉电状态，但是DAC偏置电路、比较器、PLL、振荡器、时钟输入电路不处于掉电状态；为“1”全掉电模式，在这中模式下当PWRDWNCTL输入高电平时所有功能模块全部处于掉电状态，这时要从掉电状态恢复需要较长的一段时间。

CFR1<2>线性扫频NODWELL模式控制位。

为“0”（默认值）NODWELL功能不起作用；为“1”NODWELL功能起作用，但必须线性扫频控制位先有效CFR1<21>=1，CFR1<21>=0时CFR1<2>不必考虑。

CFFR1<1>同步时钟输入禁止位。

为“0”（默认值）同步时钟输入引脚SYNC-CLK使能；为“1”时为了使数字电路噪声最少SYNC-CLK接“0”平。

CFR1<0>未用

表3.2寄存器配置—非线性扫频模式

接表3.2

表3.3寄存器配置—线性扫频模式

3.4.2功能控制寄存器NO.2

CFR2用于控制AD9954多功能、多特性、多模式状态，属于器件的模拟部分。

CFR2<15:

12>不用。

CFR2<11>快速同步控制位。

为“0”（默认值）快速同步关；为“1”快速同步开，当试图采用自动同步时钟高于50MHZ时CFR2<11>必须置“1”。

CFR2<10>硬件手动同步控制位。

为“0”（默认值）硬件手动同步无效；为“1”硬件手动同步有效，这位为高时SYNC-IN上升沿先于SYNC-CLK上升沿一个REFCLK时钟。

不象软件手动同步一样，这位不能自己清零，一旦硬件手动同步模式被选定将会保持到CFR2<10>被清零。

CFR2<9>振荡器输出允许位。

为“0”（默认值）振荡器不能输出；为“1”振荡器输出允许，这时晶体振荡器电路通过CRYSTALOUT输出，为其他器件提供参考时钟，时钟频率为20MHZ~30MHZ。

CFR2<8>未用。

CFR2<7:

3>参考时钟乘法器控制位。

这5位控制乘法器的乘值，有效范围4~20（0X04~0X14）。

CFR2<2>VCO范围控制位。

为“0”（默认值）VCO工作范围为100MHZ~250MHZ；为“1”VCO工作范围为250MHZ~400MHZ。

CFR2<1:

0>负荷电流控制位。

默认值（00）电流为75UA，（01、10、11对应电流100UA、125UA、150UA）。

3.4.3幅度范围因数（ASF）

ASF寄存器存储两位自动斜率速度值和14位幅度范围值在Shapedkeying（OSK）模式下。

在自动OSK模式下ASF<15：

14>告知OSK模块每次增加或减少的幅度步进；ASF<13:

0>设置通过OSK内部乘法器能实现的最大值。

在手动OSK模式，ASF<15:

14>不起作用；ASF<13:

0>直接提供幅度输出。

如果OSK使能控制位无效CFR1<25>=0，ASF寄存器不起作用。

3.4.4幅度斜率控制寄存器ARR

ARR为自动OSK存储了8位幅度斜率值。

本寄存器是对幅度范围因数加减计数器的速率编程。

如果OSK被设置成手动模式，或者OSK位被清零ARR寄存器不起作用。

3.4.5频率调整控制字0（FTW0）

FTW0是32位寄存器用于控制DDS核中相位累加器累加速率。

具体任务处决于器件的工作模式。

3.4.6相位偏置寄存器（POW）

POW为14位寄存器用于存储相位偏置值。

偏置值加到相位累加器输出上对信号当前相位加以偏置。

相位偏移量精确值计算由以下公式给出：

当RAM使能位被置位，即CFR1<31>=1，和RAM目标控制位被清零，即CFR1<30>=0时由RAM提供相位偏置字，POW寄存器不起任何作用。

3.4.7频率调整控制字1（FTW1）

FTW1为32位寄存器在线性扫频工作模式下提供上限频率值。

3.4.8负数和正数线性扫频控制字（NLSCW、RLSCW）

寄存器0X07和0X08是多功能寄存器。

当线性扫频控制位CFR1<21>置“1”时，寄存器0X07作为负数线性扫频控制字（NLSCW）、寄存器0X08作为正数线性扫频控制字（PLSCW）。

每个线性扫频控制字都包含一个32位DELTA频率调整字（FDFTW、RDFTW）和一个8位扫速控制字（FSRRW、RSRRW）。

DELTA频率调整字决定频率加法器对结果字加减数值。

扫速控制字决定加法器进行加减速率，用同步时钟周期数表示。

3.4.9RAM段控制字（RSCW0、RSCW1、RSCW2、RSCW3）

当线性扫频控制位CFR1<21>被清零，寄存器0X07、0X08、0X09、0X0A作为每个RAM段的段控制字。

每个RAM段控制字由RAM段地址更新速率、终止地址值、起始地址值、一个RAM段模式控制位和一个NO-DWELL位组成。

RAM段地址更新速率控制字（RSCW<39:

24>），RAM模式，16位字定义RAM控制器在每个地址停留时间（停留多少个SYNC-CLK周期），有效数值范围1-65535。

RAM段终止地址RSCW<9:

8>、RSCW<23:

16>，这非连续10位序列定义了所给RAM段终止地址值。

RAM段起始地址RSCW<3:

0>、RSCW<15:

10>。

RAM段模式控制字RSCW<7:

5>，3位序列值决定RAM段的工作模式。

由于只有五种工作模式，所以有效数字为0-5。

详细情况见表-9。

RAM段NO-Dwell位（RSCW<4>）：

这位建立具有NO-DWELL扫频信号输出外形。

从定义的起始点到终止点，RAM控制器使输出停留在终止地址，或者使RSCW<4>置位，这时RAM控制器使输出返回到起始地址并停留直到下一个输出外形被选择。

3.4.10RAM存储器

AD9954内部包含了1024*32位SRAM。

可以对SRAM进行读写操作，但两者不能同时进行。

从串行I/O进行写操作具有优先权，如果试图在RAM读操作期间进行写操作，读操作将会被暂停。

RAM可以通过多种方式控制，工作方式的选择由RAM段控制字<7：

5>决定。

对RAM的读/写控制在各种方式给予讲解。

当RAM使能后，即CFR1<31>=1，RAM输出是送往相位累加器还是送往相位偏置加法器处决于RAM输出目标单元控制位的状态（CFR1<30>）。

如果CFR1<30>=1，RAM输出连接相位偏置加法器提供相位偏置控制字；CFR1<30>=0（默认状态），RAM输出连接相位累加器提供频率调整控制字。

当RAM输出接相位累加器时，相位偏置字（POW、0X05）驱动相位偏置加法器；同理当RAM输出驱动相位偏置加法器时，频率调整控制字（FTW、0X04）驱动相位累加器。

当CFR1<31>=0时，RAM是非活动的除非通过串口对它进行写操作。

AD9954上电进入单一模式，RAM使能位处于非活动状态。

RAM被分成四个单独段，段的选择是通过外部输入引脚Profile<1:

0>控制。

所有的RAM读/写，除特殊情况下，由外部输入引脚Profile<1:

0>选择相应RAM段控制字。

RAM的写操作可以在常规工作模式下进行，但是命令对RAM立即写操作，延缓对RAM的读操作的各种I/O操作，将会引起当前工作模式停止工作。

在单一模式下，对RAM不能进行读操作。

写RAM按以下步骤完成。

在通过PS<1:

0>引脚选择配置好自己想要的RAM段控制字后。

在指令字节写RAM地址0X0B。

串口和RAM控制器联合工作决定外形宽度和串口将会接受从起始地址到终止地址中连续的32位字。

参照下面例子：

（1）RAM段控制字1写起始地址为256、终止地址为511。

（2）PS0=1、PS1=0。

（3）指令字节数为：

10001001。

RAM控制器要配置串口期待256个32位字。

最先32bit作为一个字送往RAM256地址处，

接下来的32bit送往RAM257地址处，以下依次类推直到256字送完为止。

3.5内部工作模式使用说明

3.5.1单一模式

在单一模式下，DDS核只用了一个调整字。

无论什么时候存储在FTW0中的数据都提供给相位累加器。

FTW0中的数据只能通过手动改变——在写完一个新数据后要发出一个I/OUPDATA脉冲。

相位调整可通过相位偏置寄存器完成。

3.5.2DirectSwitchMode

在DirectSwitchMode下可实现FSK或PSK调制。

通过对RAM使能位有效和RAM段模式控制位写000b可以使AD9954进入这模式。

要完成4-toneFSK调制，用户只需对各RAM段控制字为DirectSwitchMode并各自有一个不同的起始地址值。

特别注意：

当采用高位数据在前的串行传输模式传输数据时，RAM段在输入终止地址和起始地址时必须使终止地址和起始地址相同。

此外，RAM使能位必为真——即RAM可用，RAM目标单元控制位必为假——即RAM输出作频率调整字。

Profile<1:

0>为4-toneFSK数值输入。

当Profile值改变，存在新Profile下的频率调整控制字被装入相位累加器和在相位连续方式下常常用作当前存储值的增量。

相位偏置字驱动着相位偏置加法器。

Two-toneFSK只需应用一个Profile引脚。

使AD9954工作于PSK调制与FSK相似，不同之处是RAM目标单元控制位必为“1”，RAM输出送相位偏置加法器。

FTW0驱动相位累加器输入。

3.5.3ContinuousRecirculate

在ContinuousRecirculate下可以完成自动非线性连续扫频、自动连续跳频功能。

使用者可根据自己所需频点存入AD9954内部RAM中，具体实现是将RAM使能位有效和RAM段模式控制位写100b，往AD9954送入使用者所须地址范围，通过外部引脚IOUPDATA启动从RAM起始地址到终止地址循环扫描。

3.5.4线性扫频模式

只须设置好扫频范围、频率更新数率、频率更新步进值，是AD9954工作与这模式下，即可实现线性扫频。

3.6I/O传输控制时序

3.6.1控制字

表3.4控制字表