计算机组成原理模型机实验报告.docx
《计算机组成原理模型机实验报告.docx》由会员分享，可在线阅读，更多相关《计算机组成原理模型机实验报告.docx（35页珍藏版）》请在冰豆网上搜索。
计算机组成原理模型机实验报告
计算机组成原理模型机实验报告
实验六计算机系统综合设计与实现一、实验目得
１、深入理解计算机系统工作得基本原理，建立整机概念.
2、融会贯通计算机组成原理课程得内容,通过知识得综合运用,加深对计算机系统各模块得工作原理及相互联系得认识.
3、培养科学研究得独立工作能力，取得工程设计与组装调试得实践经验。
二、实验要求
1、将已经设计得运算器、存储器与控制器连接,构建完整得计算机系统；2、编写一段可以实现一定功能得指令程序,进行计算机整机系统功能得验证.
３、所有任务要求功能仿真与必要得验证。
实验完成后,一周内提交实验报告。
三、
实验设备
PC机+QｕaｒtｕsⅡ1０、0＋FPGA（DE2;１15）+TEC-８实验箱四、计算机系统（TEC;8））综合逻辑框图
硬连线控制器控制信号切换电路AＬUＡ端口B端口CＺR0R1R２R3ＩRPＣAR双端口ＲＡＭDＢUS
五、实验任务
1、将实验二得运算器、实验三得存储器与实验五得控制器连接，构建完整得计算机系统;
２、计算机整机系统功能测试,进行功能仿真与时序仿真并在DＥ2;１15上验证。
（１）根据指令系统，编写一段可以实现一定功能得程序,要求:
有一个合理得运算功能与逻辑关系；指令数量:
不少于8条;指令类型：
停机、跳转、RR、读存、写存、算术与逻辑运算;
（2）将指令程序手工汇编成二进制代码;（3）理论上设置寄存器得初值,并计算程序执行后得结果;（４）将指令程序得二进制代码存入存储器RAＭ中;（5）将需要得运算数据初值存入寄存器Ｒ０-R3中；（6）进行程序连续运行得功能仿真与时序仿真,将仿真运算结果与理论计算结果进行比较。
六、实验步骤ﻫ实验电路图
子模块
（1）trｉ_742４4
tri74244、vmｏduletｒｉ_74244（en，Diｎ,Douｔ）； inpｕten； wirｅen;
input[7：
0]Din;
ｗiｒｅ[７:
0]Din;
output［7:
0]Dout;
rｅg[7:
0]Dout;
ａｌwaｙｓ（eｎoｒDin）bｅgiｎ
if（en）Doｕt<=Ｄｉn； elｓe
Doｕt＜=8"bzzzｚｚzzz； eｎd
endmoduｌe`timesｃale1ps/1pｓmoｄuletrｉ_７４２４4_vｌｇ_ｔst（）;regeacｈｖec;ｒeg[7：
0]Din；regeｎ；ｗire［7：
0］
Dout；ｔｒi742４4、ｖｔ`tｉmescalｅ１ｐｓ／１pｓmoｄuletri_742４４_vlｇ_tｓt（）;regｅａchvｅc;ｒeg[7：
0］Din；ｒｅgｅｎ；wiｒｅ[7:
0]
Doｕｔ;tｒｉ_742４4i1（
、Dｉn（Din），
、Doｕt（Doｕｔ）,、
）ｎe（neﻩ）；ｉntｅgｅri;
inｉtｉal
bｅgin
i=0;
Din＝８＇b00０00０00； ｅn＝０； en=１； ＃3０eｎ=0； ＃40eｎ=1;end
iｎiｔial
bｅgiｎ
foｒ（i＝0;i＜１０;i＝i＋1）
begｉn
＃10Diｎ＝ｉ； end
eｎd
endmoｄuｌｅｔri7424４功能仿真
（2）ＡＬＵ
ALU、bdｆ
moｄolue＿７4１81
可即件文ｇolireｖ为换转块模181４7得中库ｓutｒauq用使ﻩde2_４
dｅ2＿4、vmoduleｄｅ2_4（en，in,out）； input
［2：
１]
in； inpｕt
en;
outｐut［4:
1］
out； reg
［4：
１]
out;
alwayｓ
（enoriｎ）
if
（en）
case（ｉn）
2"b00:
ouｔ＝4��b00０1;
2"ｂ01：
out=４＇b0０10； 2"ｂ１0：
ｏut=４＇b0100;
2"b１１：
ｏuｔ=4��b1000； dｅfａｕlt：
ｏut＝4"b00００;
endcase
elseoｕt＝4��b0０00； ｅndｍoduｌeddｅ2_4、ｖtt
`ｔiｍesｃale１nｓ／１psmoduｌｅde2＿4_vlg_tst（）；reｇeａchvec;ｒeｇeｎ;reg［2：
１]in； wire［4:
1］
out;
dｅ2_４ｉ１（、，）nｅ（ｎeﻩ、，）nｉ（nｉﻩ、out（oｕt））； iniｔial
ｂeｇiｎ
en＝0;ｅndinｉtiａl
beｇiｎ
＃10eｎ=1；ｅnｄiｎitial
beｇin
＃5in=2��b00；#１5in=2"b0１;＃１５iｎ=2＇b1０;＃15in＝2"b１1;#40$finisｈ；endｉnitial＄mｏnitｏr（$time，,,ｅｎ=％ｂin＝%ｂoｕt=％b＂，eｎ,ｉn,ouｔ）； ｅｎdmodｕlｅ
reg８
ｒeg8、ｖmodｕlereｇ8（T３,DOUＴ，Ｄ）； ｉｎputT3； wiｒeT3； inpuｔ［７:
０]D； wirｅ[7:
０]D;
ｏutput[7:
0］DOUT； ｒeg［7:
0］ＤOUT； ａｌways
（poｓedgeT3）
bｅgiｎ
DＯＵT〈＝D;
end
eｎｄｍｏduｌe
rｅg8、vt｀timｅscａle1ps／1psｍoｄulereg８＿vlｇ_tst；ｒｅgeaｃhvｅc；reg[7:
0］D;regT3；wire[７：
0］
DOUT；reｇ8i1（
、D（D），
、DＯUＴ（DOUT），、
）3T（3Ｔﻩ）；inteｇeri；iｎitｉalｂｅgiｎ
T3=０； D=8＇ｄ０；end
alwaｙsbｅgin
＃5Ｔ3=~T3;
enｄ
initial
ｂｅgin
foｒ（i＝0；i<11；i＝ｉ+1）
begiｎ
#10D=ｉ;
end
ｅｎd
enｄmodｕlｅ
mu_4_1
ｍｕ_4_１、vmoｄulemu_４＿1（
d1，
d2,
ｄ3,
ｄ4,
se1,
sｅ2，
ｄoｕt
）； iｎput［7：
０]ｄ1； iｎput［7：
0］d２； input［7:
0］d3;
ｉnｐｕt[7：
０］d４； inputｓe1； ｉnputse2； outｐutdouｔ;
rｅg［7：
０]dｏuｔ;
always
（d1oｒｄ2orｄ3oｒd4ｏrｓe1orse2）
case（{ｓe2,ｓe1｝）
２"ｂ00:
doｕｔ=ｄ1;
2"ｂ０1：
dout=d2;
２"ｂ1０：
dｏut＝d3； 2＇ｂ11：
douｔ=d４;
endcasｅenｄｍodulemu_4＿1、ｖt`tiｍescale1ps/１ｐsmoｄulemu_4_１_ｖｌg_ｔｓt（）;regeacｈｖｅc;reg［7:
0］d１；reg[7:
0］d2；reg[7：
0]d3；reg［７:
0]d4；ｒegsｅ1；regsｅ2；ｗiｒe[７:
0］
dｏut;mｕ_４_1i1（、
）1d（1ｄﻩ
、d2（d２），、
）3d（3dﻩ、ｄ4（d4）,
、dout（ｄoｕｔ）,
、se1（se1），、
）2eｓ（2esﻩ）；inｔegerｉ，j;initial
beｇｉn
＃10d１=8"ｂ０0000０01； ｄ2=８��b00000010； ｄ３=8＇b0000０011； d4=８"ｂ０0000100;
ｅnｄ
iniｔial
begin
＃５
wｈile（１）
ｆoｒ（i=０;i＜2；ｉ=ｉ+1）
foｒ（ｊ=0;j<2；j＝j＋1）
begｉn
#5sｅ2＝i；se1＝j;
end
ｅnd
endmoｄuｌe
ALU逻辑电路图
逻辑功能表
（1）写寄存器（例如:
向通用寄存器R0;R3分别写入数据５5H/ＡAＨ/03Ｈ/04Ｈ）
Ｔ3RDDRWＳＢＵＳAＢUＳDＢUＳ［7、、０］功能（写R）uarr;00１1０55Ｈ55H��R0uarr;011１0ＡAHAAH��Ｒ1uarr;101１0０3H０３H��R2uarr;1111004H04H��Ｒ3
（2）选择将R0送７4181得Ａ端口，R1送送B端口,进行算术功能验算MCnS［3、、0RDRＳＤRWSＢUSABＵSDＢＵS[７、、0]
]０
1
5５
０1ff
......
0１54（3）选择将Ｒ0送７4１81得得A端口,R1送送B端口
，进行逻辑功能验算MＣnＳ[3、、０]RDRSＤRＷSBUSＡBUSDＢUＳ[7、、0］1
1AA１
1０0
......
1
155当Ａ=55H，Ｂ=ＡＡH，Ｓ=0000～１111，M=０,ＣIN＝1时仿真测试文件及功能仿真波形
`timeｓcale1ｎｓ/1ｐsmoduleａlｕ_vlg_tsｔ（）;ｒｅgT3；ｒegＳBUS;rｅｇDRＷ；ｒegABUS；regLDＣ；regＣIN;reｇM；rｅg[1：
０］RＤ；rｅg[1:
０］RS；reg［3：
０］S；ｒeg［7：
0］SD；wirｅ［7：
0]
DBUＳ；ｗireC；ａｌuｉ1（
、AＢUＳ（ＡBUS），、，）Ｃ（Cﻩ、，）NIC（NIＣﻩ、DBＵＳ（DBUS），、，）WRD（ＷRDﻩ、ＬDＣ（LDC），
、M（M）,
、RD（RD），、，）SR（SRﻩ、S（S），、,）SUBS（SUBSﻩ
、，）DS（ＤSﻩ、T3（T3）
）；ｉnitial
bｅgiｎ
T3=0； ＳBUS=１； DRＷ=1； AＢUＳ=0； RD=2��b00;
ＳＤ=8"b０10１0； #１0RD=２"b０１;
SＤ=8��b１０１01０１０;＃10RD=2��b1０； SD=8＇b00０0００1１;
＃10RD=２"ｂ11;
SD=８��b00000１00;
＃10RD=2＇b００； RＳ＝2"ｂ0１； SBUS=0； DRW=0;
ABUS＝１； CIN＝１； LDC=1； M=0;
end
ａｌwａys
ｂeｇin
＃5T3=～Ｔ３;
ｅndintegeri；inｉtｉal
beｇｉn
#40
S=4��b0０00;
for（ｉ＝1;i〈１６;ｉ=i+1）
＃10S=i； end
initial
＄mｏnｉtｏr（$tｉｍe，，,M=％ｂS=％ｂＣIN=％bＳD=％ｈＤＢＵS=%ｈC＝％b，M，S，ＣIＮ,SD，ＤBUS,C）；ｅｎｄmｏduｌe
指令AＤＤ
R0，R1（R0+R1
��
Ｒ0）得仿真测试文件及功能仿真波形`tｉmescale1ns/1ｐsmodｕlealｕ＿ｖlg_ｔst（）;regＴ3;reｇSBUS；ｒegDRW;ｒegABUS；ｒｅgＬDC；ｒegCIN;regＭ；reg[1：
０］RD；reg[1:
0］RＳ;
ｒeg[3：
0]S；ｒeg[7：
0］ＳＤ;ｗirｅ［7：
0]
DBＵS；ｗｉreC；ａluｉ１（、，）SUＢＡ（SＵＢAﻩ、,）C（Cﻩ、,）NIC（NICﻩ、，）SUBD（SUBＤﻩ、DRW（DRＷ）,、,）CDL（ＣDLﻩ、M（M）,
、RD（ＲD），
、RＳ（RS），
、Ｓ（S）,
、SBUS（SBＵS），
、SD（SD），、）3Ｔ（3Ｔﻩ）；ｉnitｉal
fｏｒk
T3=0;
SＢＵS=1； DRW=1； ABUＳ＝0;
RD=2"b00;
SＤ=8＇ｂ00０00111;
＃１０ＲD=2��b0１； ＃１0SD=8��b0０0000０1；＃20RD=2��b00； ＃20RS=2��ｂ0１； ＃２0SBＵS=０； #20ＤRW＝0； ＃20AＢＵS=１； #２0CＩＮ＝１； #2０LＤC=１； #2０Ｍ=0； #20S=４��b1001;＃30ＲＤ=2"b00;
#３０DＲW＝1； ＃40DRW=0;ｊｏiｎ
always
begｉn
＃５T3=~T3;
ｅndendmoｄule
00nｓ
DBＵS=0７Ｈ
T3上升沿到来（5ｎｓ时）数据０７H被写R0１0nｓ
DBUＳ＝01H
T3上升沿到来（1５ns时）数据01H被写R120ns
ＤＢＵＳ=R０+R１=0７+０1=08H30ns
T３上升沿到来（３5ns）时DBUS数据０8H被写R０,因此DBUS＝Ｒ0＋R1=08H＋0１H=0９H（说明实现了Ｒ0+R１��Ｒ０）
注意：
此时Ｍ=0,Ｓ＝1０0１,CIN＝1（相当于Ｃ0＝0）,实现算术运算A+B指令SUBR0，R1（R０-R1��R０）得仿真测试文件及功能仿真波形｀ｔiｍescale1nｓ/１psmodｕlｅalｕ_ｖlｇ＿tst（）；regＴ3;regSBUＳ;ｒeｇDRW；regＡBUＳ;ｒegLDC；regＣＩN;reｇＭ;reｇ［1:
0］RD;reg［1:
０]RS;rｅg[3：
0］S；reg［７:
0］ＳＤ；wｉｒe[7：
0]
ＤBUS；ｗireC;alui１（、，）SUBＡ（SUBAﻩ、C（C）,、,）NIＣ（NIＣﻩ
、，）SUBD（SUBDﻩ、,）WRＤ（WＲＤﻩ、LＤC（ＬＤC）,、,）Ｍ（Ｍﻩ、,）ＤR（ＤRﻩ、RS（RS）,
、Ｓ（S），、，）ＳＵBＳ（SUBSﻩ、SD（SD），
、T3（Ｔ3）
）；ｉniｔial
forｋ
Ｔ3=0； SBUS=1;
ＤRW=1； ＡBUS=0； RＤ=２��b00； SD=8＇b0０000111;
＃10RD=2"b0１； ＃1０SD=8"b000００001； #20ＲＤ＝2"b０0； #2０RS=2��b0１； #２0SBUS=0； ＃20DRW=0； ＃２0ABＵS＝1;
＃20CIＮ＝0； #２0ＬDC=1； ＃20M=0； ＃20Ｓ=４��ｂ0110； #３０RＤ＝２＇b０0； ＃3０DＲＷ=1； #４0DRW=０;ｊoin
alwａys
ｂegin
＃5Ｔ3=～T3； ｅndｅndmodｕle
00nｓ
DBUS＝03Ｈ
Ｔ3上升沿到来（5ns时）数据０7H被写R0１0ｎs
DBUS=01H
T3上升沿到来（１5ns时）数据0１Ｈ被写R120ns
DBUS=Ｒ0;Ｒ1＝07-０1＝06Ｈ30nｓ
T3上升沿到来（35ｎｓ）时DBＵS数据06H被写Ｒ０，因此DBＵS＝R0;R1=06H;０1Ｈ=０5H（说明实现了R0-R1��R0）
注意：
此时M=0,S=0110,实现算术运算A;Ｂ－1,设置CIN=0（相当于C0＝1），让进位C0=1，因此实现运算（A;B-1）+1＝Ａ-B指令AND
Ｒ0，R１（
R0＆Ｒ1��
R0）得仿真测试文件及功能仿真波形`timeｓcale1nｓ/1psmｏdｕleａlu_vlg＿tsｔ（）;rｅｇT3;ｒｅgSBUS；reｇＤRW；regＡBUS；regＬDC；ｒegCIＮ;ｒegＭ；ｒｅｇ[1:
０］RD；reｇ［1：
0］RS；reg［3：
0]S;reg［7：
0］SD；wirｅ[7:
0］
DBＵS；ｗiｒeC；alui1（、,）SUBＡ（SUBAﻩ、Ｃ（C），
、ＣＩＮ（CIN），
、DBUＳ（DBUＳ），
、,）WRD（WRDﻩ、，）CDL（CDＬﻩ、Ｍ（M）,
、RD（RD），
、RＳ（RS），、,）S（Ｓﻩ、SBUＳ（SBUＳ）,、，）DS（ＤSﻩ、）3T（3Tﻩ）;ｉnitiａl
fork
T3=0;
SＢUS=1； DRＷ=１； ABUS=0； RD=2"b00;
SD=8＇b00０001１1;
#10RＤ=2��ｂ01;
＃１0SＤ=8"b０0０01０01;
＃20ＲD=2��b00;
#20ＲS=2"b０１;
#２０SBＵＳ=0;
#２0DRW=０;
＃20ＡBＵS=1； ＃２0CＩN=1;
#2０LDC=1;
#20M＝1； ＃2０S＝4"ｂ１;
#３0RD=２"b00;
#30DRＷ=1； #38S=4"b0000； ＃40ＤRW=0;
join
ａｌｗaｙs
ｂegiｎ
＃５T3=～T3;
endeｎdmｏｄule
00nｓ
DBUS＝000001１1
T3上升沿到来（5ns时）数据被写R0１0nｓ
DBUＳ=0０0０10０１
Ｔ3上升沿到来（1５ns时）数据被写Ｒ1２0ns
DBUS=R０;R1=0０0000０１3０ns
ＤRW=1
T３上升沿到来（35nｓ）时ＤBUS数据被写R0，3８ns
Ｍ＝1,S=0000
DBUＳ=R０＆R1==1１111110H实现了求反运算（说明已经实现了R0;R１��Ｒ0）（3）RAＭ４
ＲAM４、ｂｄf
cnt２５6
cnｔ2５6、vｍoduｌecnt２56（Ｑ，DAＴＡ，LDN，reset,ｃｌｋ）;
oｕtpｕt［7:
0]Q；inｐut[7:
0]DＡＴＡ;inｐuｔLＤＮ，ｒeｓet，clk；reg[7：
0］Ｑ；always（pｏsedgecｌｋoｒnegedgeresｅt）
//clk上升沿触发
begｉn
if（!
ｒeｓet）
//异步清零,低电平有效
Ｑ＜=８��b0； elseiｆ（！
ＬDN）
Q<=DATＡ;
//同步置数,低电平有效
eｌｓeＱ＜＝Q+1;
／/计数eｎdendmｏdule
cｎｔ２5６、vt`tｉｍescale1ns/1psmodulｅcnt2５6_ｖｌg＿tst；reｇ[7：
0]DATA;rｅgLDN； rｅｇcｌk；regreseｔ； wire［７：
0]
Q;cnt256ｉ1（
、DATA（DＡTA）,
、ＬＤN（ＬＤN）,
、Q（Ｑ）,
、clk（cｌｋ）,、
）ｔeｓｅr（teserﻩ）;initｉal
ｂegin
DAＴA＝1"hＡ； ｃlk=0;
ｒesｅt=1;
ＬDN=１;
ＤAＴA=8"ｄ00010０10； #20ｒeset=０;
＃４０
ｒeset=１； ＃260ＬDN=0;
#80LＤN=1； end
alwａys
bｅgiｎ
#20clk＝～clk;
eｎd
enｄmｏdｕｌｅ
asdｆ
口端双成生接连行进器储存口端单两用再,器储存口端单成生先块模能功宏用利ﻩ存储器RAM4仿真测试逻辑图
双端口逻辑功能表
（1）从左端口写存储器（在0１H单元中写入数据11Ｈ）（右端口为只读端口）
T２
ＴＴ3MＥＭW
SBＵS
LＡR
LＰC
ＭＭBＵSCＬR_
ARINＣ
PCINC
ＳＳD［7、、0］
功能
ｘｘ
uarr;
0
1
1
0
0
1
００
００
００1
01H��AR
uarr;
ｘｘ
1
１１
0
0
0
1
0
００
11
1１Ｈ��（０1Ｈ）
（地址线与数据线分时复用技术,先送地址,再送数据）用同样方法在0２Ｈ中写入22H
（2）从左端口读存储器（从01Ｈ中读出数据11H）（右端口为只读端口）
T2
T３MEMW
SBUＳ
ＬＡＲ
ＬＰC
ＭＭBＵS
CLR_
AＲＩNC
PＣＩＮC
ＳＤ[7、、０]功能
_
uarr;
0
1
1
0
0
１１
0
００
01
01H��AＲ
uarr;
_
0
0
００
0
1
１１
0
0
__
（０１H）
��DBＵS
（地址线与数据线分时复用技术,先送地址，再送数据）用同样方法读出0２H中得22H
（3）从右端口读存储器（从０1Ｈ中读出数据1１H）（右端口为只读端口）
T2
T3MＥMＷ
ＳＳBＵＳ
LAR
ＬＰC
MBUS
ＣＣLR_
AＲINC
PCINＣ
SD［7、、0]
功能
_
uarr;
0
１１
0
１１
００
1
0
0
０１
0１H��PC
uarr;
ｘｘ
0
0
００
0
１１
１１
0
0
_ｘ
（01Ｈ）��INS
（地址线与数据线分时复用技术，先送地址，再送数据）用同样方法读出02H中得22H
（４）AR自动加１读存储器（从左端口连续读存储器）
T2
T３MＥMW
SBUＳ
LAR
LPＣ
ＭＭBUS
CＬR＿
ARINC
ＰＰCＩNC
SD[7、、0］功能
uarr;
_
0
0
0
0
１１
１１
1
0
__
M��DBＵS
（5）PC
自动加1
读存储器（从右端口连续读存储器）
ＴＴ2
T3
ＭＥMW
SBUS
ＬＡＲ
LPC
MBUS
CLR_
ARＩNＣ
ＰＰCIＮC
SD[7、、0］
功能
uarr;
_
００
0
0
0
0
１１
0
１１
__
M��INＳ
（4）UCU_ir_1
UＣＵ_ｉｒ_1、bdf
ram64＿４0
rｏm64_40、vmodulerom64_40（
，ｒdｄａﻩq）； tｕｐniﻩ]0：
５［
;ｒddaﻩoutpｕt［3９:
0]
ｑ； reg［39：
0］q； always（aｄdr[5]oradｄr［４］oraddｒ［3］ｏraddr[2]oraddr[1]ｏraddｒ［0］）
nigebﻩ
casｅ（{aｄdｒ［5］,adｄr［4],adｄr［3]，adｄr［2］，ａddr［１］，aｄdr[0］｝）
��6ﻩ
；１４０000０0c0ｈ＇０４=〈ｑ:
００hﻩ
ﻩ6"h01：
q〈=４0��ｈ００0０
升级会员 