大学生数字电子技术实验指导.docx

大学生数字电子技术实验指导.docx

《大学生数字电子技术实验指导.docx》由会员分享，可在线阅读，更多相关《大学生数字电子技术实验指导.docx（36页珍藏版）》请在冰豆网上搜索。

大学生数字电子技术实验指导

数字电子技术实验

实验一集成门电路功能的测试

一、实验目的

1．熟悉集成门电路的工作原理和主要参数。

2．熟悉集成门电路的外型引脚排列及应用事项。

3．验证和掌握门电路的逻辑功能。

二、实验仪器

1．数字电路实验仪一台

2．示波器一台

3．信号发生器一台

4．万用表一块

三、理论准备

（一）．TTL门电路和CMOS门电路的工作原理

使用最广泛的数字集成门电路为TTL和CMOS两种。

1．TTL门电路

（1）TTL门电路主要有与非门、集电极开路与非门（OC门）、三态输出与非门（三态门）、异或门等。

为了正确使用门电路，必须了解它们的逻辑功能及其测试方法。

（2）ＯＣ门与线逻辑

ＯＣ门是指集电极开路ＴＴＬ门，这种电路的最大特点是可以实现线逻辑。

即几个ＯＣ门的输出端可以直接连在一起，通过一只“提升电阻”接到电源ＶCC上。

此外，ＯＣ门还可以用来实现电平移位功能。

与ＯＣ门相对应，ＣＭＯＳ电路也有漏极开路输出的电路。

其特点也和ＯＣ门类似。

集电极开路的与非门可以根据需要来选择负载电阻和电源电压，并且能够实现多个信号间的相与关系（称为线与）。

使用OC门时必须注意合理选择负载电阻，才能实现正确的逻辑关系。

（3）三态输出与非门是一种重要的接口电路，在计算机和各种数字系统中应用极为广泛，它具有三种输出状态，除了输出端为高电平和低电平（这两种状态均为低电阻状态）外，还有第三种状态，通常称为高阻状态或称为开路状态。

改变控制端（或称选通端）的电平可以改变电路的工作状态。

三态门可以同OC门一样把若干个门的输出端并接到同一公用总线上（称为线或），分时传送数据，成为TTL系统和总线的接口电路。

（4）TTL集成电路除了标准形式外，而有其它四种结构形式：

高速TTL（74H系列），低功耗TTL（74L系列）这两种结构与标准TTL主要区别是电路中各电阻阻不同，另两种起高速TTL（74S系列）种低功耗肖特基TTL（74LS系列）。

2．基本CMOS门电路

CMOS逻辑门电路是在TTL电路问世之后，所开发出的第二种广泛应用的数字集成器件，从发展趋势来看，CMOS电路的性能将超越TTL而成为占主导地位的逻辑器件。

CMOS电路的功耗和抗干扰能力远优于TTL电路，工作速度可与TTL电路相比较。

CMOS电路产品有4000系列和4500系列。

近几年有与TTL兼容的CMOS器件如74HCT系列等产品可与TTL器件交换使用。

3．使用注意事项

（1）TTL集成电路

1）通常TTL电路要求电源电压VCC=5V±0.25V。

2）TTL电路输出端不允许与电源短路，但可以通过提升电阻连到电源级，以提高输出高电平。

3）TTL电路不使用的输入端，通常有两种处理方法，一是与其它使用的输入端并联；二是把不用的输入端按其逻辑功能特点接至相应的逻辑电平上，不宜悬空。

4）TTL电路对输入信号边沿的要求。

通常要求其上升沿或下降沿小于50ns/v～100ns/v。

当外加输入信号边沿变化很慢时，必须加整形电路（如施密特触发器）。

（2）ＣＭＯＳ集成电路

1）不用的输入端不允许悬空，应根据逻辑需要接ＶDD或ＶSS端，或将它们与使用的输入端并联，不允许悬空。

2）在工作或测试时，必须先接通电源，再加入信号。

工作结束后，应先撤除信号，再关闭电源。

3）不可在接通电源的情况下插入或拔出组件。

4）输入信号不可大于ＶDD或小于ＶSS。

5）焊接时，电烙铁接地要可靠，或便电路铁断电后，用余热快速焊接。

贮存，一般用金属箔或导电泡棉将组件各脚管短路。

4．图3.1-1是几种集成门电路外型及引脚排列。

（a）74LS00（b）74LS32

（c）74LS02（d）74LS86（e）74LS20

图3.1-1

四、预习要求

1．了解数字实验仪的使用方法。

2．根据实验內容，画出逻辑电路图、写出逻辑表达式、列出真值表。

五、实验内容

１．测与非门的逻辑功能

将74LS20（四输入端二与非门）按图3.1-2接线，检查无误后接通实验仪电源，然后按表3.1-1中给出的输入端不同情况，测输出端的逻辑状态填入表中。

表3.1-1

输入端

输出电压V0（V）

输出逻辑

０　０　０　０

０　０　０　１

０　０　１　１

０　１　１　１

１　０　０　０

１　０　１　１

１　１　１　１

图3.1-2

２．测或门的逻辑功能

将74LS32（二输入端四或门）按图3.1-3接线，检查无误后接通实验仪电源，按表3.1-2中给出的输入端不同情况，测输出端的逻辑状态填入表中。

表3.2-2

输入端

输出电压V0（V）

输出逻辑

　０　０

　０　１

　１　０

　１　１

图3.1-3

３．测或非门的逻辑功能

将74LS02（二输入端四或非门）按图3.1-4接线，检查无误后接通实验仪电源，按表3.1-3中给出的输入端不同情况，测输出端的逻辑状态填入表中。

表3.1-3

输入端

输出电压V0（V）

输出逻辑

　０　０

　０　１

　１　０

　１　１

图3.1-4

４．测异或门的逻辑功能

将74LS86（二输入端四异或门）按图3.1-5接线，检查无误后接通实验箱电源，然后按表3.1-4中给出的输入端不同情况，测输出端的逻辑状态填入表中。

表3.1-4

输入端

输出电压V0（V）

输出逻辑

　０　０

　０　１

　１　１

　１　１

图3.1-5

5．仿真实验

在手册上查出74LS01集成OC门电路的引脚图，用其中一个输入端开路与非门，在计算机上仿真验证它的逻辑功能。

六、报告要求

1．整理实验结果，并进行分析。

2．讨论与非门、或非门的开关条件及特点。

七、设计实验

查阅资料，了解集成门电路CC4011的主要参数，引脚排列和逻辑功能，并设计实验，验证其功能。

用与非门74LS00组成或非门和异或门电路，画出逻辑电路图，测试逻辑功能。

实验二组合逻辑电路

一、实验目的

1．学习组合逻辑电路的设计方法。

2．了解组合逻辑电路中的竞争冒险的分析和消除方法。

3．掌握组合逻辑电路的调试方法。

二、实验仪器

1．数字电路实验仪一台

2．示波器一台

3．信号发生器一台

4．万用表一块

三、理论准备

1．概述：

组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路过去状态无关。

因此，组合电路的特点是无“记忆性”。

在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。

所以各种功能的门电路就是简单的组合逻辑电路。

组合逻辑电路的输入信号和输出信号往往不止一个，其功能描述方法通常有函数表达式、真值表、卡诺图和逻辑图等几种。

组合逻辑电路的分析与设计方法，是立足于小规模集成电路分析和设计的基本方法之一。

2．组合逻辑电路的分析方法

分析的任务是：

对给定的电路求解其逻辑功能，即求出该电路的输出与输入之间的逻辑关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。

分析的步骤：

（1）逐级写出逻辑表达式，最后得到输出逻辑变量与输入逻辑变量之间的逻辑函数式。

（2）化简。

（3）列出真值表。

（4）文字说明

上述四个步骤不是一成不变的。

除第一步外，其它三步根据实际情况的要求而采用。

3．组合逻辑电路的设计方法

设计的任务是：

由给定的功能要求，设计出相应的逻辑电路。

设计的步骤；

（1）通过对给定问题的分析，获得真值表。

在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量之间的逻辑关系问题，其输出变量之间是否存在约束关系，从而获得真值表或简化真值表。

（2）通过化简得出最简与或式。

（3）必要时进行逻辑式的变更，最后画出逻辑图。

在步骤

（1）中，通过对实际问题的分析，往往可以直接获得具有一定简化程序的逻辑函数表达式，后面的步骤不变。

4．组合逻辑电路中的竞争冒险

当任何一个门电路有两个输入信号同时向相反方向变化（由0、1变为1、0或反之）时就一定存在竞争冒险。

如图3.2-1所示。

图3.2-1

与门的两个输入端A和B，当它们同时由01变为10时，由于延迟时间不同，出现A、B两信号同时处于与门的开门电平，输出就会产生如图（b）所示的因竞争冒险而产生的干扰脉冲。

（2）竞争冒险消除的方法

1）接入滤波电容

在电路输出端并接一个不太大的滤波电容，就可使干扰脉冲幅值变得很小，从而消除其对后读电路的影响。

2）修改逻辑设计

对于单个变量的状态变化所引起的竞争冒险，可用增加冗余项的方法加以消除。

需增加的冗余项可从逻辑函数的卡诺图中方便地找出：

在被化简的逻辑函数的卡诺图中，凡是不相重迭的两个圈具有共同边界，则该共同边界处就存在单个变量引起的竞争冒险。

只要增加一个新圈，使共同边界处变为重迭的圈，即可消除该处的部分冒险。

这个增加的新圈就是所需的冗余项。

3）选用可靠性编码

格雷码、约翰逊码等代码，它们的任何两个相领码的状态在逻辑上具有相邻性，用这些代码作为组合电路的输入时，不会发生两个或两个以上变量同时变化的情况，因此大大降低了产生竞争冒险的可能性，但此法对单个变量引起的竞争冒险无效。

4）引入封锁脉冲或选通脉冲

这种方法的原因是：

通过引入的信号，封锁组合电路在竞争冒险期间的输出，只有当输入信号的变化结束，已达稳态时，才允许电路的输出。

这样，竞争冒险就被封锁或避开了。

图3.2-2

应十进制数为0～7，各与Y0～Y7的输出相对应，且输出Yi=0有效，其余为“1”。

如CBA为101=“5”时，对应输出Y6=0，其余Y均为“1”。

表3.2-1

输入

输出

G1

CBA

Y0Y1Y2Y3Y4Y5Y6Y7

X1X

XXX

全1

XX1

0XX

000

01111111

001

10111111

010

11011111

011

11101111

100

11110111

101

11111011

110

11111101

111

11111110

四、预习要求

1．预习本实验所涉及的理论內容。

2．熟悉所用集成芯片的型号、引脚图、使用条件及逻辑功能。

3．根据实验內容要求，写出各逻辑电路的表达式、列出真值表、画出逻辑电路图。

五、实验内容

1．用74LS00二输入四与非门设计一个半加器电路，然后在数字仪上验证所设计的逻辑电路是否正确。

（1）画出逻辑电路接线图。

（2）根据电路写出图逻辑表达式。

（3）根据表达式列出真值表并验证。

2．用74LS00及74LS20设计一个组合逻辑电路，设A、B、C、D代表四位二进制数码，X=8A+4B+2C+D，当输入数

时，它的输出Y=1，否则为0。

（1）列出真值表。

（2）由真值表用卡诺图写出逻辑表达式。

（3）画出逻辑电路接线图。

（4）自拟记录表格验证。

3．3/8线译码器74LS138和与非门74LS20组成函数发生器，实现函数

。

（1）写出化简的逻辑表达式。

（2）拟出逻辑函数发生器实验电路图。

（3）列出记录表格。

4．观察冒险现象

按上面內容4，当B=1，C=1时，A输入f=1MHz以上的连续脉冲信号，用示波器观察输出波形。

并用添加冗余项方法消除险象。

5．仿真实验

将实验內容4在计算机上进行仿真实验。

六、报告要求

（1）整理实验数据，列表记录。

（2）分析实验中的现象，操作中遇到的问题及解决办法。

（3）总结测试组合逻辑电路的步骤。

七、设计实验

用与非门设计一个表决电路。

当五个输入端中半数以上输入1时，输出端才为“1”。

实验三半加器和全加器

一、实验目的

1．掌握半加器的工作原理及电路组成。

2．掌握全加器的工作原理及电路组成。

3．学习及掌握组合逻辑电路的设计、调试方法。

二、实验原理

计算机最基本的任务之一是进行算术运算，在机器中四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成为计算机中最基本的运算单元。

1．半加器

两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。

表24—1是半加器的真值表，图24—1为半加器的符号，A表示加数；B表示被加数；S表示半加和；C表示向高位的进位。

表24—1

AB

S

C

00

0

0

01

1

0

10

1

0

11

0

1

图24—1

从二进制数加法的角度看，真值表中只考了两个加数本身，没有考虑低位来的进位，这就是半加器一词的由来。

由真值表可得半加器逻辑表达式

Ai

Bi

Ci-1

Si

Ci

0

0

0

0

0

0

0

1

1

0

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

表24—2

2．全加器

全加器能进行加数、被加数和低位来的

进位信号相加，并根据求和的结果给出

该位的进位信号。

图24—2

图24—2是全加器的符合，如果用Ai、Bi表示A、B两个数的第i位，Ci-1表示为相邻低位来的进位数，Si表示为本位和数（称为全加和），Ci表示为向相邻高位的进位数，则根据全加运算规则可列出全加器的真值表如表24—2。

利用图形法可以很容易地求出S、C的简化函数表达式。

三、实验内容与步骤

1．用异或门74LS86及与非门74LS00设计一个半加器，并在数字逻辑电路实验仪上验证所设计的半加器电路是否正确。

2．用异或门74LS86及与非门74LS00设计一个全加器，并在数字逻辑电路实验仪上验证所设计的全加器电路是否正确。

3．用数据选择器74LS151构成全加器，并在数字逻辑电路实验仪上验证所设计的全加器电路是否正确。

四、实验设备

数字逻辑电路实验仪SXJ—3型一台

万用表500型一块

五、预习要求

1．查出74LS86、74LS00、74LS151芯片的引脚图。

2．推导由与非门构成半加器、全加器的逻辑表达式。

3．按实验内容要求设计半加器、全加器的实验线路图。

六、报告要求

1．画出正确的实验线路图。

2．列出实验数据表格。

实验四触发器

一、实验目的

1．掌握触发器的性质。

2．掌握触发器逻辑功能、触发方式。

3．掌握触发器电路的测试方法，简单时序电路的设计、调试方法。

二、实验设备

1．数字学习机一台

2．双踪示波器一台

3．万用表一块

4．74LS00、74LS74、74LS76片各一片

三、理论准备

触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成多种电路的最基本逻辑单元。

1．基本RS触发器

图3.3-1

当

=

=1状态时触发器为“保持”。

基本RS触发器也可以用两个“或非门”组成，此时为高电平触发有效。

2．JK触发器

在输入信号为双端输入的情况下，JK触发器是功能完善，使用灵活和通用性较强的一种触发器。

本实验采用74LS76双JK触发器，是下降沿触发的边沿触发器。

引脚功能及逻辑符号如图3.3-2所示，JK触发器的状态方程为

图3.3-2

J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上J和K为数据输入端时，组成“与”的关系。

Q与

为两个互补输出端。

通常把Q=0，

=1的状态定为触发器“0”状态；而把Q=1、

=0定为“1”状态。

3．D触发器

在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为

Qn+1=Dn

其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发器的边沿触发器。

D触发器的状态只取决于时种到来前D端的状态。

D触发器应用很广，可供作数字信号的寄存，移位寄存，分频和波形发生等。

有很多种型号可供各种用途需要而选用。

图3.3-3为74LS74双D触发器的引脚排列图和逻辑符号。

图3.3-3

四、预习要求

1．从手册中查出74LS00、74LS74、74LS76（或74LS112）集成芯片的引脚图。

熟悉引脚的功能。

2．复习有关触发器部分的内容。

3．拟出各触发器功能测试表格。

五、实验内容

1．测试基本RS触发器的逻辑功能

按图3.3-1，用74LS00芯片上的两个与非门组成基本RS触发器，将测试结果记录于表3.3-1中。

2．测试双JK触发器74LS76的逻辑功能

（1）异步置位及复位功能的测试

按图3.3-2，用74LS76芯片的一个JK触发器，将J、K、CP端开始（或任意状态）改变D和D的状态。

观察输出Q和的

表3.3-1

0

0

0

1

1

0

1

1

的状态，记录于表3.3-2中。

（2）逻辑功能的测试

用数字学习机上的单次脉冲信号作为JK触发器的CP脉冲源，当将触发器的初始状态置1或置0时，将测试结果记录于表3.3-3中。

表3.3-2

D

D

1

0→1

1→0

1→0

1

0→1

0

0

表3.3-3

J

K

CP

Qn+1

Qn=1

Qn=0

0

0

0→1

0

0

1→0

0

1

0→1

0

1

1→0

1

0

0→1

1

0

1→0

1

1

0→1

1

1

1→0

3．测试双D触发器74LS74的逻辑功能

（1）异步置位及复位功能的测试

按图3.3-3，用74LS74芯片的一个触发器，改变

D和

D的状态，观察输出Q和

的状态；自拟表格记录。

（2）逻辑功能的测试

用单次脉冲作为D触发器的CP脉冲源，测试D触发器的功能，自拟表格记录。

4．仿真实验

用74LS74双D触发器芯片，进行D触发器的功能测试及触发方式测试的仿真实验。

自拟表格记录。

六、报告要求

1．事理实验数据记录，分析结果；

2．总结

D、

D及S、R各输入端的作用。

3．叙述各触发器之间的转换方法。

4．分析实验中的现象，操作中遇到的问题及解决办法。

七、设计实验

用74LS74双D触发器芯片，设计一个异步四进制加计数器，拟定实验线路、记录输入输出波形关系，自拟表格。

实验五计数、译码及显示电路

一、实验目的

1．熟悉常用中规模计数器的逻辑功能。

2．掌握计数、译码、显示电路的工作原理及其应用。

二、实验仪器

1．数字逻辑学习机1台

2．双踪示波器1台

3．万用表1块

三、理论准备

1．74LS90计数器是一种中规模二一五进制计数器，管脚引线如图3.6-1，功能表如表3.6-1所示。

表3.6-17490功能表

复位输入

输出

R1R2S1S2

QDQCQBQA

HHL×

HH×L

××HH

XL×L

L×L×

L××L

×LL×

LLLL

LLLL

HLLH

计数

计数

计数

计数

图3.6-1

A．将输出QA与输入B相接，构成8421BCD码计数器；

B．将输出QD与输入A相接，构成5421BCD码计数器；

C．表中H为高电平、L为低电平、×为不定状态。

74LS90逻辑电路图如图3.6-1所示，它由四个主从JK触发器和一些附加门电路组成，整个电路可分两部分，其中FA触发器构成一位二进制计数器；FD、FC、FB构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0”端R1、R2和置位（置“9”）端S1、S2。

74LS90具有如下的五种基本工作方式：

（1）五分频：

即由FD、FC、和FB组成的异步五进制计数器工作方式。

（2）十分频（8421码）：

将QA与CK2联接，可构成8421码十分频电路。

（3）六分频：

在十分频（8421码）的基础上，将QB端接R1，QC端接R2。

其计数顺序为000～101，当第六个脉冲作用后，出现状态QCQBQA=110，利用QBQC=11反馈到R1和R2的方式使电路置“0”。

1）九分频：

QA→R1、QD→R2，构成原理同六分频。

5）十分频（5421码）：

将五进制计数器的输出端QD接二进制计数器的脉冲输入端CK1，即可构成5421码十分频工作方式。

此外，据功能表可知，构成上述五种工作方式时，S1、S2端最少应有一端接地；构成五分频和十分频时，R1、R2端亦必须有一端接地。

图3.6-2

表3.6-2

十进数

或功能

输入

BI/RBO′

输出

注

LTRBIDCBA

abcdefg

0

1

2

3

HHLLLL

H×LLLH

H×LLHL

H×LLHH

H

H

H

H

HHHHHHL

LHHLLLL

HHLHHLH

HHHHLLH

4

5

6

7

H×LHLL

H×LHLH

H×LHHL

H×LHHH

H

H

H

H

LHHLLHH

HLHHLHH

LLHHHHH

HHHLLLL

1

8

9

H×HLLL

H×HLLH

H

H

HHHHHHH

HHHLLHH

10

11

H×HLHL

H×HLHH

H

H

LLLHHLH

LLHHLLH

12

13

14

15

H×HHLL

H×HHLH

H×HHHL

H×HHHH

H

H

H

H

LHLLLHH

HLLHLHH

LLLHHHH

LLLLLLL

BI

RBI

LT

××××××

HLLLLL

L×××××

L

L

H

LLLLLLL

LLLLLLL

HHHHHHH

2

3

4

H=高电平，L=低电平，×=不定。

注：

1.要求输出0至15时，灭灯输入（BI）必须开路或保持高电平。

如果不要灭十进制零，则动态灭灯输入（RBI）必须开路或为高电平。

2．将一低电平直接加于灭灯输入（BI）时，不管其他输入为何电平，所有各段输出都为低电平。