武大电气数电仿真实验报告90分精品.docx

武大电气数电仿真实验报告90分精品.docx

《武大电气数电仿真实验报告90分精品.docx》由会员分享，可在线阅读，更多相关《武大电气数电仿真实验报告90分精品.docx（34页珍藏版）》请在冰豆网上搜索。

武大电气数电仿真实验报告90分精品

数电仿真实验报告

XXX

电气工程学院

2014302540XXX

电气1401班

实验一：

组合逻辑电路设计与分析

一、实验目的

（1）掌握组合逻辑电路的特点；

（2）利用组合逻辑转换仪对组合逻辑电路进行分析。

二、实验原理

组合逻辑电路是一种重要的数字逻辑电路：

特点是任何时刻的输出仅仅取决于同一时刻的输入信号的取值组合。

根据电路的特定功能，分析组合逻辑电路的过程。

三、实验电路及步骤

（1）利用逻辑转换仪对已知电路进行分析

实验连接图如下：

真值表和逻辑表达式如下：

（2）根据要求利用逻辑转换仪进行逻辑电路分析。

问题的提出：

火灾报警器只有在烟感、温感和紫外线三种不同类型的火灾探测器中两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号。

在逻辑转换仪上列出真值表及其转换后的表达式如下：

（3）在上述步骤的基础上，再单击按钮

，即由轮回表达式得到了逻辑电路，如下图：

（4）此时，有了逻辑电路图，我们还可再返回分析，自然是符合要求的。

四、思考题

（1）设计一个四人表决电路。

如果3人或者3人以上同意，则通过；反之，则被否决。

用与非门实现。

真值表及逻辑表达如下：

转换后的逻辑图如下：

（2）利用逻辑转换仪对下图所示逻辑电路进行分析

用逻辑转换仪分析得真值表及表达式如下：

实验二：

编码器、译码器电路仿真实验

一、实验目的

（1）掌握编码器、译码器的工作原理。

（2）常见编码器、译码器的作用。

二、实验原理

数字信号不仅可以用来表示数，还可以用来表示各种指令和信息。

通过编码和译码来实现。

（1）编码是指在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。

能完成编码功能的电路统称为编码器。

（2）译码是编码的逆过程，将输入的每个二进制代码赋予的含义翻译出来，给出相应的输出信号。

编码器74LS148D译码器74LS138D

三、实验电路

（1）8-3线优先编码器

实验电路图如下：

利用九个单刀双掷开关切换8位信号输入端和选通输入端输入的高低电平状态。

利用5个探测器观察3位信号输入端、选通输入端、优先标志输出信号的高低电平状态。

8-3线优先编码器真值表如下：

输入端

输出端

EI

Y7

Y6

Y5

Y4

Y3

Y2

Y1

Y0

A2

A1

A0

GS

E0

1

×

×

×

×

×

×

×

×

1

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

1

0

0

1

1

1

1

1

1

1

0

1

1

1

0

1

0

1

1

1

1

1

1

0

×

1

1

0

0

1

0

1

1

1

1

1

0

×

×

1

0

1

0

1

0

1

1

1

1

0

×

×

×

1

0

0

0

1

0

1

1

1

0

×

×

×

×

0

1

1

0

1

0

1

1

0

×

×

×

×

×

0

1

0

0

1

0

1

0

×

×

×

×

×

×

0

0

1

0

1

0

0

×

×

×

×

×

×

×

0

0

0

0

1

（2）3-8线译码器

实验图如下：

利用三个单刀双掷开关切换二路输入端输入的高低电平的状态。

利用8个探测器观察8路输出端输出信号的高低电平状态。

使能端G1接高电平，G2A、G2B接低电平。

3-8译码器真值表如下：

输入端

输出端

G1

G2A

G2B

A2

A1

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

1

0

0

0

0

0

0

1

1

1

1

1

1

1

1

0

0

0

0

1

1

0

1

1

1

1

1

1

1

0

0

0

1

0

1

1

0

1

1

1

1

1

1

0

0

0

1

1

1

1

1

0

1

1

1

1

1

0

0

1

0

0

1

1

1

1

0

1

1

1

1

0

0

1

0

1

1

1

1

1

1

0

1

1

1

0

00

1

1

0

1

1

1

1

1

1

0

1

1

0

0

1

1

1

1

1

1

1

1

1

1

0

四、思考题

（1）利用两块8-3线优先编码器74LS148D设计16-4线优先编码器，然后仿真验证16-4线优先编码器的逻辑功能。

实验线路图如图所示：

（2）利用两块3-8线译码器74LS38D设计4—16线译码器，然后仿真验证4—16线译码的逻辑功能。

实验线路图如图所示：

实验三：

竞争冒险电路仿真实验

一、实验目的

（1）掌握组合逻辑电路产生竞争冒险的原因；

（2）学会竞争冒险是否可能存在的判断方法；

（3）了解常用消除竞争冒险的方法。

二、实验原理

在组合逻辑电路中，由于门电路存在传输延迟时间和信号转台变化的速度不一致等原因，使信号的变化出现快慢的差异，这种现象叫竞争。

竞争的结果是使输出端可能出现错误的信号，这种现象叫做冒险。

由于电路存在竞争就有可能产生冒险造成输出的错误，因此必须杜绝竞争冒险产生。

常用的消除竞争冒险的方法有以下4种：

加取样脉冲；修改逻辑设计，增加冗余项；在输出端接滤波电容；加封锁脉冲。

三、实验内容

（1）0型冒险电路

逻辑电路图如图所示：

该电路的逻辑功能为F=A+A’=1，从逻辑功能上看不管信号如何变化，输出应该恒为1。

但由于74LS05D非门电路的延时，引起输出端在一小段时间内出现了不应该出现的低电平（负窄脉冲）

从示波器上的输出波形，我们可以看到，在输入脉冲源的每一个下降沿处，输出都有一个尖脉冲。

现分析其原因，该电路的逻辑功能为Y=A+A’=1，这也是从逻辑功能上来判断。

但是，实际中的A’是输入通过一个非门后实现的，而每一个实际的逻辑门在传输时都会存在一定的延时，所以，当A由“1”变为“0”时，A’由于变化滞后而仍保持一小段时间的“0”，这样在这一小段时间里，输出出现了一个不应当出现的“0”（即低电平、负窄脉冲），这也即是我们所说的“0”型冒险。

消除方法：

从理论上分析，此电路输出应恒为“1”，故而可用增加冗余项的方法来改进电路，即Y=A+A’+1。

应该来说，本实验电路只是为了说明问题用的，实际中的电路往往比这要复杂一些，其冗余项可用其它变量平组合，而不是像本方法一样直接添“1”。

（2）1型冒险电路仿真实验

逻辑电路图如图所示：

该电路的逻辑功能为F=A,A’=0,也就是从逻辑功能上看不管信号如何变化，输出应该恒为0.但由于74LS04D非门电路的延时，引起输出端在一小段实践内出现了不该出现的高电平（正窄脉冲）。

从图示波器上的输出波形，我们可以看到，在输入脉冲源的每一个上升沿处，输出都有一个尖脉冲。

现分析其原因如下，该电路的逻辑功能可表示为Y=A·A’=0，这也只是从逻辑功能上来判断。

但是，实际中的A’是输入通过一个非门后实现的，而每一个实际的逻辑门在传输时都会存在一定的延时，所以，当A由“0”变为“1”时，A’由于变化滞后而仍保持一小段时间的“1”，这样在这一小段时间里，输出出现了一个不应当出现的“1”（即高电平、正窄脉冲），此亦常说的“1”型冒险。

消除方法：

和实验1中方法相似，因为从理论上分析，该电路的输出应当恒为“0”，故而可增加一相与相，以改进电路，即Y=A·A’·0。

应该来说，这个电路也只是为了说明“1”型冒险而设计的，实际中不会只有一个变量，因而相与项可用其余的变量来组合完成，同样不会让一个输出结果和“0”相与。

（3）多输入信号同时变化时产生的冒险电路仿真实验

按下图所示连接电路。

由上图可知，Y=AB+A’C=A’B’C+A’BC+ABC’+ABC，由此作其卡诺图如下图所示。

由卡诺图上两个圈可以看出，二者是相切的。

所以，该电路存在竞争冒险的的可能性。

运行仿真，得到如图3-7所示的输入、输出波形。

该逻辑电路的输出逻辑表达式为Y=AB+A’C，显然，当B=C=1时，输出即变为了Y=A+A’，这正是我们前面讨论的“0”型冒险电路，这是从理论上分析的。

实验的结果也说明了这个问题：

在输入脉冲的每一个下降沿处，输出均有一个负的窄脉冲，这也正与分实验1中所得的输出结果是一致的。

消除冒险的方法：

为了消除竞争冒险现象，可采用修改逻辑设计，增加冗余项BC的方法，使原逻辑表达式Y=AB+A’C变为Y=AB+A’C+BC。

修改后的表达式并不改变原表达式的逻辑功能。

采用修改后的逻辑电路图如图3-8所示。

再进行仿真，并记录仿真结果如图3-9所示。

由图可以看出，修改后的电路确实消除了冒险竞争现象。

四、思考题

如图所示电路是否存在竞争冒险现象，若存在则如何消除？

实验线路图如图所示：

消除冒险后电路如下

仿真结果为

实验四：

触发器带电路仿真实验

一、实验目的

（1）掌握边沿触发器的逻辑功能；

（2）逻辑不同边沿触发器逻辑功能之间的相互切换。

二、实验原理

触发器是构成时序逻辑电路的基本逻辑单元，具有记忆、存储二进制信息的功能。

从逻辑功能上将触发器分为RS、D、JK、T、T’等几种类型，对于逻辑功能的描述又真值表、波形图、特征方程等几种方法。

边沿触发器指只在CP上升或下降沿到来时接收此刻的输入信号，进行状态转换，而其他时刻的输入信号的变化对其没有影响的电路。

集成触发器异步置位、复位功能。

三、实验电路及步骤

（1）D触发器仿真电路，接线图如图所示：

真值表如下（输入1表示高电平，0表示低电平；输出1表示灯亮，0表示灯灭）：

输入端

现态

次态

CP

~CLR

~PR

D

Qn

Qn+1

×

0

0

×

0

×

×

0

1

×

×

0

×

1

0

×

×

1

1

1

1

0

0

1

1

1

1

1

1

0

分析结果：

通过上述真值表，我们可以看到，~CLR和~PR两个端子的工作不受时钟脉冲的牵制，二者为无效电平时，该触发器才实现正常的D触发器功能，即

，输出状态始终与脉冲上升沿到来前的瞬间D的状态保持一致。

通过示波器的观察，也可以证明这一点，~CLR和~PR为无效电平时，次态Q的变化始终在脉冲的上升沿处；而由~CLR和~PR引起的变化却可以出现在任何时候，不必非在时钟变化之处。

在仿真中我发现，当~CLR和~PR同时为低电平时，输出信号是与D保持一致的。

应该说，这种工作状态并不是我们所希望的。

虽然于功能没影响，但是~CLR和~PR同时为有效电平仍是不被允许的。

（2）JK触发器仿真电路图如图所示：

真值表如下：

CP

~CLR

~PR

J

K

Qn

Qn+1

×

0

0

×

×

×

×

×

0

1

×

×

×

0

×

1

0

×

×

×

1

1

1

1

0

0

0

0

1

1

1

0

0

1

1

1

1

1

0

1

0

0

1

1

1

0

1

1

0

1

1

1

1

0

0

1

1

1

1

1

0

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

0

分析结果：

通过上述真值表，我们可以看到，~CLR和~PR两个端子的工作不受时钟脉冲的牵制，当二者为无效电平时，该触发器才实现正常的JK触发器功能，即

，输出状态始终与脉冲下降沿到来前的瞬间J、K及

的状态相关。

通过示波器的观察，也可以证明，当JK触发器在正常实现其功能时，次态Q的变化始终在脉冲的下降沿处，而由~CLR和~PR引起的变化却可以出现在任何时候，不必非在时钟变化之处，二者的控制是异步的。

在仿真中我发现，当~CLR和~PR同时为低电平时，输出信号为1。

应该说，这种工作状态也不是我们所希望的。

虽然影响不会影响到JK触发器的功能，但是~CLR和~PR还是不要同时为有效电平的好。

四、思考题

由于D触发器器方便，JK触发器功能最完善，怎样将JK触发器和D触发器分别转换为T触发器。

（1）D触发器转换为T触发器：

将输入端和输出端Q通过一个异或门相连接到D触发器的输入端D即可实现T触发器的功能

（1）JK触发器转换为T触发器：

将JK触发器的输入端连接在一起。

实验五：

计数器电路仿真实验

一、实验目的

（1）了解计数器的日常应用和分类。

（2）熟悉集成计数器逻辑功能和其各控制端作用。

（3）掌握计数器的使用方法。

二、实验原理

统计输入脉冲个数的过程叫计数。

能够完成计数工作的电路称做计数器。

计数器的基本功能是统计时钟脉冲的个数，即实现技术操作，也可由于分频、定时、产生节拍脉冲等。

二进制计数器是构成其他计数器的基础。

74LS161D是常见的二进制加法同步计数器，74LS191D是常见的二进制加/减同步计数器。

若一计数器的计数长度（模）为10，则该计数器称为十进制计数器。

三、实验电路及步骤

（1）74LS161D构成的二进制加法同步计数器

电路图如下：

该电路采用总线方式进行连接

利用J1~4四个单刀双掷开关可切换74LS161D第7、10、9、1脚输入的高低电平状态。

74LS161D第3、4、5、6脚同时接高电平，第15脚接探测器。

V1为时钟信号，利用逻辑分析仪观察四位二进制输出端，进位端和时钟信号端的波形。

利用J1、J2、J3、J4四个单刀双掷开关进行切换，同时观察数码管U2的输出信号，实验表明，当~LOAD端和~CLR端为高电平时，数码管依次显示0—9—A—F。

观察探测器X1，发现当该计数器记满时，探测器X1亮，表明进位输出端有进位且高电平有效。

逻辑分析观察仪的结果如下图，它的6—9端子依次对应161上的QA—QD四个端子。

可以看出，以6端为最低位、9端为最高位的四位二进制数的变化恰是由0000—1111的依次递增。

其结果与表给定的功能是相吻合的。

改变时钟信号V1的幅度，若减小得过多，则数码管和逻辑分析仪显示将没有结果，因为电平太低而不能产生有效的脉冲；若增大时钟信号V1的频率，数码管上显示的数字的的循环频率加大，逻辑分析仪若不作调整，其上6—9端子上的波形变化将变慢。

（2）74LS191D构成的二进制加/减同步计数器实验步骤

按图连接电路如下。

利用三个单刀双掷开关切换，同时观察数码管U1的输出信号，结果与其逻辑功能是一致的。

当计数器计满（U1显示“F”）时，探测器X1灭，表示有进位信号产生，且该信号是低电平有效的；当数码管的显示由“F”计到“0”时，探测器X2亮，表明计数发生最大与最小的变换且高电平有效。

逻辑分析仪观察的结果如下图所示，应该来说，其变化趋势是与数码管的显示保持一致的。

若改变时钟信号的幅度和频率，其引起的变化与上个实验是一致的。

实验六：

任意N进制计数器电路仿真实验

一、实验目的

（1）学会分析任意N进制计数器。

（2）灵活应用构成任意N进制计数器的三种方法

二、实验原理

集成计数器产品种类很多，但绝大多数是现成的二进制、十进制，其他进制的产品数量很少。

为了构成任意N进制计数器，经常将现成的二进制、十进制集成计数器按以下三种方式进行处理。

（1）简单连接法：

将两个计数器首尾相连，构成一个新的计数器，该计数器的模是两个计数器模的乘积。

（2）清零端复位法：

开始计数后，经过M个脉冲，技术状态达到SM，通过辅助门电路将SM译码，产生一个清零信号加至计数器的清零端，使计数器返回到初始零状态，这样就跳跃了（N-M）个状态，从而构成了M进制计数器。

（3）利用置入控制端的置位法：

利用中规模器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数器跳跃（N-M）个状态，实现M进制计数器。

三、实验电路

（1）、简单连接法构成模为100的计数器，电路图如下：

（2）、清零端复位法构成的八进制计数器，实验图如下：

（3）、置入控制端的置们法构成的八进制计数器

四、实验步骤

（1）简单连接法构成模为100的计数器实验步骤。

按下图所示连接线路。

所用芯片为两片74LD162D。

观察探测器，可以发现，当U2计数器计满即U4显示为“9”时，探测器亮，这与实验五中思考题的结论是一致的，表明输出端此时有进位信号且其为高电平有效。

两个数码显示管循环显示00—99共100个数字，是一个100进制计数器。

（2）反馈清零法构成八进制计数器。

按下图所示连接电路。

所用芯片为一片74LS161D。

观察数码管的显示，发现显示的数字在0—7之间循环，且在“7”之后会有一个短暂的“8”出现。

（3）反馈置数法构成八进制计数器。

按下图所示连接电路。

所用芯片为一片74LS161D。

观察数码显示管，可以发现其数字在0—7之间循环稳定变化，没有不稳定的状态。

五、思考题

（1）如何利用简单连接法将两个二进制加法计数器74LS161D构成一个模256的计数器。

原理图如下：

（2）如何利用最高位与下级时钟相连将两个二进制加法计数器74LS161D构成一个模100的计数器。

（3）如何利用清零端复位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为5的计数器。

（4）如何利用置入控制端的置位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为6的计数器。

实验七：

数字抢答器设计

一、设计任务与要求

（1）抢答器同时供8名选手或8个代表队比赛，分别用8个按钮J1-J8表示。

（2）主持人控制开关按钮S。

（3）抢答器具有锁存和显示功能。

（4）抢答器具有定时抢答功能。

（5）参赛选手在设定的时间内进行抢答。

（6）如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器显示00。

二、设计原理图

（1）抢答器电路

抢答器仿真实验图如下图所示

（2）定时电路

定时电路仿真实验图如下

（3）报警电路

报警电路仿真实验图如下（此处喇叭用灯泡代替）

三、实验电路及步骤

1、第一部分为抢答按钮，J1、J2、J3、J3、J4、J5、J6、J7、J8分别代表八支队伍，按钮只能输入单一脉冲。

2、第二部分为编码电路，用74LS148实现。

3、第三部分为锁存电路，用三个JK触发器和若干非门，与非门实现，用于把输入的单一脉冲信号锁存。

其中包含清零按钮。

4、第四部分为译码电路，用74LS248实现，其中高位D恒定接地，只译码0―7数字。

5、第五部分为译码显示。

该电路完成两个功能：

一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。

工作过程：

开关S置于“清零”端时，RS触发器的端均为0,4个触发器输出置0，使74LS148的EI=0，使之处于工作状态。

当开关S置于“开始”时，抢答器处于等待工作的状态，当有选手将按键按下时，如按下S574LS148的输出经RS锁存后，1Q=1,74LS48处于工作状态，4Q3Q2Q=101，经译码显示“5”。

此外，1Q=1，使74LS148=1，处于禁止状态，封锁其他按键的输入。

当按键松开即按下时，74LS148的此时由于1Q=1，使=1，所以74LS148仍处于禁止状态，确保不会二次按键输入信号，保证了抢答者的优先性。

如有再次抢答需主持人将S开关重新置“清零”，然后再进行下一轮抢答。