QuartusII110功能仿真.docx

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QuartusII110功能仿真

新建工程:

点击NEXT:

输入保存目录以及项目名称:

点击NEXT,加入已经存在的文件,有的话,浏览后在点击all或者addall,如果没有,直接点击NEXT:

选择器件,可以让软件自动选择,也可以自己指定,选择区域如下:

选择仿真软件,这一步可以跳过,后面可以设置:

最终点击Finish即可:

加入文件,点击新建文件(红线处),这里我们使用VerilogHDL:

输入代码并保存,模块名要与保存的文件名称相同,否则编译报错:

输入完成后点击编译:

编译完成后显示报告(这里我用的是另外一个工程的报告,所以RevisionName和Top-levelEntityName显示为fifo3_128而不是quartus):

左下角显示编译的项目,打钩表示通过:

输入代码完成后,要编写测试平台(Testbench),输入文件还是verilogHDL,只不过在保存的时候把后缀名改为.vt:

点击Assignments-Settings-Simulation,toolname选ModelSim-Altera,Formatforoutputnetlist选择VerilogHDL,Timescale选择1ns(可以根据自己需要调整),点击apply:

点击Processing-Start-StartTestBenchTemplateWriter:

完成后,需要加入测试文件,如下图所示:

这里需要说明的是,TestbenchName和Toplevelmoduleintestbench要和之前写的testbench模块名相同,然后在Testbenchfiles里浏览文件并点击Add,最终如下图所示:

所有操作完成后,点击编译,至此,所有操作完成。

点击Tools-RunEDASimulationTool-EDARTLSimulation启动Modelsim进行功能仿真。

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