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PCB布线技巧
布线（Layout）是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线
直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？
从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：
一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：
C=61W（Er）1/2/Z0
在上式中，C就是指拐角的等效电容（单位：
pF），W指走线的宽度（单位：
inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。
举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：
T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps
通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：
ρ=（Zs-Z0）/（Zs+Z0），一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。
然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。
也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。
总的说来，直角走线并不是想象中的那么可怕。
至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在TDR测试中几乎体现不出来，高速PCB设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。
当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB工程师处理的信号频率也会不断提高，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。
2．差分走线
差分信号（DifferentialSignal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？
在PCB设计中又如何能保证其良好的性能呢？
带着这两个问题，我们进行下一部分的讨论。
何为差分信号？
通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。
目前流行的LVDS（lowvoltagedifferentialsignaling）就是指这种小振幅差分信号技术。
对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。
也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。
等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。
“尽量靠近原则”有时候也是差分走线的要求之一。
但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。
下面重点讨论一下PCB差分信号设计中几个常见的误区。
误区一：
认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。
造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。
从图1-8-15的接收端的结构可以看到，晶体管Q3,Q4的发射极电流是等值，反向的，他们在接地处的电流正好相互抵消（I1=0），因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。
地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路，图1-8-16是单端信号和差分信号的地磁场分布示意图。
在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。
当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，见图1-8-17所示。
尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。
也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？
不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。
误区二：
认为保持等间距比匹配线长更重要。
在实际的PCB布线中，往往不能同时满足差分设计的要求。
由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，这时候我们该如何取舍呢？
在下结论之前我们先看看下面一个仿真结果。
从上面的仿真结果看来，方案1和方案2波形几乎是重合的，也就是说，间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多（方案3）。
再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。
而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
可以这么说，PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。
误区三：
认为差分走线一定要靠的很近。
让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。
虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。
如何才能保证差分走线具有良好的隔离和屏蔽呢？
增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。
此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC封装PCB设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制（2Z0），如图1-8-19。
差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。
此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。
在一般频率（GHz以下），EMI也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
3．蛇形线
蛇形线是Layout中经常使用的一类走线方式。
其主要目的就是为了调节延时，满足系统时序设计要求。
设计者首先要有这样的认识：
蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。
但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
那么，蛇形线对信号传输有什么影响呢？
走线时要注意些什么呢？
其中最关键的两个参数就是平行耦合长度（Lp）和耦合距离（S），如图1-8-21所示。
很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。
可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考第三章对共模和差模串扰的分析。
下面是给Layout工程师处理蛇形线时的几点建议：
1．尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。
通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。
2．减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。
3．带状线（Strip-Line）或者埋式微带线（EmbeddedMicro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。
理论上，带状线不会因为差模串扰影响传输速率。
4．高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。
5．可以经常采用任意角度的蛇形走线，如图1-8-20中的C结构，能有效的减少相互间的耦合。
6．高速PCB设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。
7．有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。
1.单面焊盘：
不要用填充块来充当表面贴装元件的焊盘，应该用单面焊盘，通常情况下单面焊盘不钻孔，所以应将孔径设置为0。
2.过孔与焊盘：
过孔不要用焊盘代替，反之亦然。
3.文字要求：
字符标注等应尽量避免上焊盘，尤其是表面贴装元件的焊盘和在Bottem层上的焊盘，更不应印有字符和标注。
如果实在空间太小放不了字符而需放在焊盘上的，又无特殊声明是否保留字符，我们在做板时将切除Bottem层上任何上焊盘的字符部分（不是整个字符切除）和切除TOP层上表贴元件焊盘上的字符部分，以保证焊接的可靠性。
大铜皮上印字符的，先喷锡后印字符，字符不作切削。
板外字符一律做删除处理。
4.阻焊绿油要求：
A.凡是按规范设计，元件的焊接点用焊盘来表示，这些焊盘（包括过孔）均会自动不上阻焊，但是若用填充块当表贴焊盘或用线段当金手指插头，而又不作特别处理，阻焊油将掩盖这些焊盘和金手指，容易造成误解性错误。
B.电路板上除焊盘外，如果需要某些区域不上阻焊油墨（即特殊阻焊），应该在相应的图层上（顶层的画在TopSolderMark层，底层的则画在BottomSolderMask层上）用实心图形来表达不要上阻焊油墨的区域。
比如要在Top层一大铜面上露出一个矩形区域上铅锡，可以直接在TopSolderMask层上画出这个实心的矩形，而无须编辑一个单面焊盘来表达不上阻焊油墨。
C．对于有BGA的板，BGA焊盘旁的过孔焊盘在元件面均须盖绿油。
5.铺铜区要求：
大面积铺铜无论是做成网格或是铺实铜，要求距离板边大于0.5mm。
对网格的无铜格点尺寸要求大于15mil×15mil，即网格参数设定窗口中PlaneSettings中的
（GridSize值）-（TrackWidth值）≥15mil，TrackWidth值≥10,如果网格无铜格点小于15mil×15mil在生产中容易造成线路板其它部位开路，此时应铺实铜，设定:
（GridSize值）-（TrackWidth值）≤-1mil。
6.外形的表达方式:
外形加工图应该在Mech1层绘制，如板内有异形孔、方槽、方孔等也画在Mech1层上，最好在槽内写上CUT字样及尺寸，在绘制方孔、方槽等的轮廓线时要考虑加工转折点及端点的圆弧，因为用数控铣床加工，铣刀的直径一般为φ2.4mm，最小不小于φ1.2mm。
如果不用1/4圆弧来表示转折点及端点圆角，应该在Mech1层上用箭头加以标注，同时请标注最终外形的公差范围，如图：
R1.2mm×4
CUT
CUT
CUT
长方
孔孔
R铣刀半径
7.焊盘上开长孔的表达方式：
应该将焊盘钻孔孔径设为长孔的宽度，并在Mech1层上画出长孔的轮廓，注意两头是圆弧，考虑好安装尺寸。
8.金属化孔与非金属化孔的表达：
一般没有作任何说明的通层（Multilayer）焊盘孔，都将做孔金属化，如果不要做孔金属化请用箭头和文字标注在Mech1层上。
对于板内的异形孔、方槽、方孔等如果边缘有铜箔包围，请注明是否孔金属化。
常规下孔和焊盘一样大或无焊盘的且又无电气性能的孔视为非金属化孔。
plated
Noplated
Noplated
9.元件脚是正方形时如何设置孔尺寸：
一般正方形插脚的边长小于3mm时，可以用圆孔装配，孔径应设为稍大于（考虑动配合）正方形的对角线值，千万不要大意设为边长值，否则无法装配。
对较大的方形脚应在Mech1绘出方孔的轮廓线。
10.当多块不同的板绘在一个文件中，并希望分割交货请在Mech1层为每块板画一个边框，板间留100mil的间距。
11.钻孔孔径的设置与焊盘最小值的关系：
一般布线的前期放置元件时就应考虑元件脚径、焊盘直径、过孔孔径及过孔盘径，以免布完线再修改带来的不便。
如果将元件的焊盘成品孔直径设定为Xmil，则焊盘直径应设定为≥X+18mil。
D焊盘铜箔
δ
基材
X
孔d孔的剖面图
X：
设定的焊孔径（我公司的工艺水平，最小值0.3mm）。
d：
生产时钻孔孔径（一般等于X+6mil）
D：
焊盘外径
δ：
（d-X）/2：
孔金属化孔壁厚度
过孔设置类似焊盘：
一般过孔孔径≥0.3mm，过孔盘设为≥X+16mil。
12.
线宽
线距
焊盘与线间距
焊盘与焊盘间距
字符线宽
字符高度
建议值
≥8mil
≥8mil
≥8mil
≥8mil
≥8mil
≥45mil
极限值
5mil
5mil
5mil
5mil
6mil
35mil
13．成品孔直径（X）与电地隔离盘直径（Y）关系：
Y≥X+42mil，隔离带宽12mil。
以上参数的下限值为工艺极限，为了更可靠请尽量略大于此值。
akin2007-05-2011:
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目前电子器材用于各类电子设备和系统仍然以印制电路板为主要装配方式。
实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。
例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声。
因此，在设计印制电路板的时候，应注意采用正确的方法。
地线设计
在电子设备中，接地是控制干扰的重要方法。
如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。
电子设备中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。
在地线设计中应注意以下几点：
1.正确选择单点接地与多点接地
在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。
当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。
当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。
2.将数字电路与模拟电路分开
电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。
要尽量加大线性电路的接地面积。
3.尽量加粗接地线
若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。
因此应将接地线尽量加粗，使它能通过三位于印制电路板的允许电流。
如有可能，接地线的宽度应大于3mm。
4.将接地线构成闭环路
设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭环路可以明显的提高抗噪声能力。
其原因在于：
印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的限制，会在地结上产生较大的电位差，引起抗噪声能力下降，若将接地结构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。
PROTEL技术大全
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用了pcb库中pinnumber不一致的封装。
如三极管：
sch中pinnumber为e,b,c,而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：
a.创建pcb库时没有在原点；
b.多次移动和旋转了元件，pcb板界外有隐藏的字符。
选择显示所有隐藏的字符，缩小pcb,然后移动字符到边界内。
（3）DRC报告网络被分成几个部分：
表示这个网络没有连通，看报告文件，使用选择CONNECTEDCOPPER查找。
另外提醒朋友尽量使用WIN2000,减少蓝屏的机会；多几次导出文件，做成新的DDB文件，减少文件尺寸和PROTEL僵死的机会。
如果作较复杂得设计，尽量不要使用自动布线。
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种：
自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。
一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。
并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。
1电源、地线的处理
既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。
所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：
众所周知的是在电源、地线之间加上去耦电容。
尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：
地线＞电源线＞信号线，通常信号线宽为：
0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5mm
对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用（模拟电路的地不能这样使用）
用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
或是做成多层板，电源，地线各占用一层。
2数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。
因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。
数字地与模拟地有一点短接，请注意，只有一个连接点。
也有在PCB上不共地的，这由系统设计来决定。
3信号线布在电（地）层上
在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。
首先应考虑用电源层
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