EDA复习题.docx
《EDA复习题.docx》由会员分享，可在线阅读，更多相关《EDA复习题.docx（15页珍藏版）》请在冰豆网上搜索。
EDA复习题
EDA复习题
选择题
1.一个项目的输入输出端口是定义在。
A.实体中B.结构体中C.任何位置D.进程体
2.描述项目具有逻辑功能的是。
A.实体B.结构体C.配置D.进程
3.关键字ARCHITECTURE定义的是。
A.结构体B.进程C.实体D.配置
4.关于1987标准的VHDL语言中，标识符描述正确的是。
A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以
5.VHDL语言中变量定义的位置是。
A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置
6.VHDL语言中信号定义的位置是。
A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置
7.变量和信号的描述正确的是。
A.变量赋值号是:
=B.信号赋值号是:
=C.变量赋值号是<=D.二者没有区别
8.变量和信号的描述正确的是。
A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程D.二者没有区别
9.下面数据中属于实数的是。
A.4.2B.3C.‘1’D.“11011”
10.下面数据中属于位矢量的是。
A.4.2B.3C.‘1’D.“11011”
11.STD_LOGIG_1164中定义的高阻是字符。
A.XB.xC.zD.Z
12.STD_LOGIG_1164中字符H定义的是。
A.弱信号1B.弱信号0C.没有这个定义D.初始值
13.使用STD_LOGIG_1164使用的数据类型时。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明
14.VHDL运算符优先级的说法正确的是。
A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级
15.如果a=1,b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是。
A.0B.1C.2D.不确定
16.不属于顺序语句的是。
A.IF语句B.LOOP语句C.PROCESS语句D.CASE语句
17.正确给变量X赋值的语句是。
A.X<=A+B;B.X:
=A+b;C.X=A+B;D.前面的都不正确
18.EDA的中文含义是。
A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造
19.可编程逻辑器件的英文简称是。
A.FPGAB.PLAC.PALD.PLD
37.现场可编程门阵列的英文简称是。
A.FPGAB.PLAC.PALD.PLD
20.在EDA中，ISP的中文含义是。
A.网络供应商B.在系统编程C.没有特定意义D.使用编程器烧写PLD芯片
21.在EDA中，IP的中文含义是。
A.网络供应商B.在系统编程C.没有特定意义D.知识产权核
22.EPF10K20TC144-4具有多少个管脚。
A.144个B.84个C.15个D.不确定
23.如果a=1,b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是。
A.0B.1C.2D.不确定
24.VHDL文本编辑中编译时出现如下的报错信息
Error:
VHDLsyntaxerror:
signaldeclarationmusthave‘；’，butfoundbegininstead.其错误原因是。
A.信号声明缺少分号。
B.错将设计文件存入了根目录，并将其设定成工程。
C.设计文件的文件名与实体名不一致。
D.程序中缺少关键词。
25.VHDL文本编辑中编译时出现如下的报错信息
Error:
VHDLsyntaxerror:
choicevaluelengthmustmatchselectorexpressionvaluelength其错误原因是。
A.表达式宽度不匹配。
B.错将设计文件存入了根目录，并将其设定成工程。
C.设计文件的文件名与实体名不一致。
D.程序中缺少关键词。
26.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
。
A.idata<=“00001111”;B.idata<=b”0000_1111”;
C.idata<=X”AB”D.idata<=B”21”;
27.在VHDL语言中，下列对时钟边沿检测描述中，错误的是。
A.ifclk’eventandclk=‘1’thenB.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then
28.对于信号和变量的说法，哪一个是不正确的：
。
A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的
C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样
29.下列语句中，不属于并行语句的是：
。
A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句
30.在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。
A.仿真器B.综合器C.适配器D.下载器
31.在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与作用。
A.IFB.THENC.ANDD.OR
32.下面哪一个可以用作VHDL中的合法的实体名。
A.ORB.VARIABLEC.SIGNALD.OUT1
33.VHDL中,为目标变量赋值符号是。
A.=:
B.=C.<=D.:
=
34.在VHDL中,可以用语句表示检测clock下降沿。
A.clock’eventB.clock’eventandclock=’1’C.clock=’0’D.clock’eventandclock=’0’
35.在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为次。
A.8B.7C.0D.1
36.在VHDL中，PROCESS本身是语句。
A.顺序B.顺序和并行C.并行D.任何
37.在元件例化语句中，用符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号名关联起来。
A.=B.:
=C.<=D.=>
38．下列标识符中，是不合法的标识符。
A.State0B.9moonC.Not_Ack_0D.signal
39.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有种逻辑值。
A．2B.3C.9D.8
40．VHDL常用的库是（）
A.IEEE B.STD C.WORK D.PACKAGE
41．在VHDL中，用语句（ ）表示clock的下降沿。
A.clock’EVENT B.clock’EVENT AND clock=’1’
C.clock=’0’ D.clock’EVENT AND clock=’0’
42.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（ ）
A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
43.进程中的信号赋值语句，其信号更新是（ ）
A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。
44.嵌套使用IF语句，其综合结果可实现：
（ ）
A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。
45.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述________。
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
46.不完整的IF语句，其综合结果可实现____。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
2.下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYbmuxIS
PORT（sel:
INSTD_LOGIC;
A,B:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
Y:
STD_LOGIC_VECTOR（DOWNTO0））;
ENDbmux;
ARCHITECTUREbhvOFbmuxIS
BEGIN
y<=Awhensel='1'ELSE
;
ENDbhv;
5、在下面横线上填上合适的语句，完成数据选择器的设计。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMUX16IS
PORT（D0,D1,D2,D3:
INSTD_LOGIC_VECTOR（15DOWNTO0）;
SEL:
INSTD_LOGIC_VECTOR（DOWNTO0）;
Y:
OUTSTD_LOGIC_VECTOR（15DOWNTO0））;
END;
ARCHITECTUREONEOFMUX16IS
BEGIN
WITHSELECT
Y<=D0WHEN"00",
D1WHEN"01",
D2WHEN"10",
D3WHEN;
END;
7、在下面横线上填上合适的语句，完成减法器的设计。
由两个1位的半减器组成一个1位的全减器
--1位半减器的描述
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYHALF_SUBIS
PORT（A,B:
INSTD_LOGIC;
DIFF,COUT:
OUTSTD_LOGIC）;
ENDHALF_SUB;
ARCHITECTUREARTOFHALF_SUBIS
BEGIN
COUT<=;--借位
DIFF<=;--差
END;
--1位全减器描述
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYFALF_SUBIS
PORT（A,B,CIN:
INSTD_LOGIC;
DIFF,COUT:
OUTSTD_LOGIC）;
ENDFALF_SUB;
ARCHITECTUREARTOFFALF_SUBIS
COMPONENTHALF_SUB
PORT（A,B:
INSTD_LOGIC;
DIFF,COUT:
OUTSTD_LOGIC）;
ENDCOMPONENT;
T0,T1,T2:
STD_LOGIC;
BEGIN
U1:
HALF_SUBPORTMAP（A,B,,T1）;
U2:
HALF_SUBPORTMAP（T0,,,T2）;
COUT<=;
END;
9、在下面横线上填上合适的语句，完成4-2优先编码器的设计。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYCODE4IS
PORT（A,B,C,D:
INSTD_LOGIC;
Y0,Y1:
OUTSTD_LOGIC）;
ENDCODE4;
ARCHITECTURECODE4OFCODE4IS
SIGNALDDD:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALQ:
STD_LOGIC_VECTOR（DOWNTO0）;
BEGIN
DDD<=;
PROCESS（DDD）
BEGIN
IF（DDD（0）='0'）THENQ<="11";
ELSIF（DDD
（1）='0'）THENQ<="10";
ELSIF（DDD
（2）='0'）THENQ<="01";
ELSEQ<="00";
ENDIF;
;
Y1<=Q（0）;Y0<=Q
（1）;
ENDCODE4;
10、在下面横线上填上合适的语句，完成8位奇偶校验电路的设计。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYPCIS
PORT（A:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
Y:
OUTSTD_LOGIC）;
ENDPC;
ARCHITECTUREAOFPCIS
BEGIN
PROCESS（A）.
VARIABLETMP:
STD_LOGIC;
BEGIN
TMP'0';
FORIIN0TO7LOOP
TMP:
=;
ENDLOOP;
Y<=;
ENDPROCESS;
END;
11、在下面横线上填上合适的语句，完成一个逻辑电路的设计，
其布尔方程为Y=（A+B）（C⊙D）+（B⊕F）.
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYCOMBIS
PORT（A,B,C,D,E,F,:
INSTD_LOGIC;
Y:
OUTSTD_LOGIC）;
ENDCOMB;
ARCHITECTUREONEOFCOMBIS
BEGIN
Y<=（AORB）AND（CD）OR（BF）;
ENDARCHITECTUREONE;
12、在下面横线上填上合适的语句，完成下降沿触发的D触发器的设计。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDFFIS
PORT（D,CLK:
INSTD_LOGIC;
Q,QB:
OUTSTD_LOGIC）;
ENDDFF;
ARCHITECTUREBEHAVEOFDFFIS
BEGIN
PROCESS（CLK）
BEGIN
IFCLK=’0’ANDCLK'EVENTTHEN
Q<=;
QB<=NOTD;
ENDIF;
ENDPROCESS;
ENDBEHAVE;
13、在下面横线上填上合适的语句，完成8位双向总线缓冲器的设计。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTRI_BIGATEIS
PORT（A,B:
INOUTSTD_LOGIC_VECTOR（7DOWNTO0）;
EN,DR:
INSTD_LOGIC）;
END;
ARCHITECTURERTLOFTRI_BIGATEIS
SIGNALAOUT,BOUT:
STD_LOGIC_VECTOR（7DOWNTO0）;
BEGIN
PROCESS（A,DR,EN）
BEGINIF（EN=‘0’）AND（DR=‘1’）THENBOUT<=A;
ELSE
BOUT<=“ZZZZZZZZ”;
ENDIF;
B<=BOUT;
ENDPROCESS;
PROCESS（B,DR,EN）
BEGIN
IF（EN=‘0’）AND（DR=‘0’）THEN
AOUT<=;
ELSE
AOUT<=;
ENDIF;
A<=;
ENDPROCESS;
END;
14、在下面横线上填上合适的语句，完成8位数字比较器的设计。
ENTITYCOMPIS
PORT
（A,B:
INRANGE0T0255;
AEQUALB,AGREATB,ALESSB:
OUTBIT）;
ENDCOMP;
ARCHITECTUREBEHAVEOFCOMPIS
BEGIN
AEQUALB＜＝‘1’WHENA＝BELSE‘0’;
AGREATB＜＝‘1’WHENA＞BELSE‘0’;
ALESSB＜＝‘1’WHENA＜BELSE‘0’;
ENDBEHAVE;
15、在下面横线上填上合适的语句，完成一个摩尔状态机的设计。
说明:
状态机的状态图见图A,状态结构图见图B.
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMOOREBIS
PORT（CLK,RESET:
INSTD_LOGIC;
INA:
INSTD_LOGIC_VECTOR（1DOWNTO0）;
OUTA:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDMOOREB;
ARCHITECTUREONEOFMOOREBIS
TYPEMS_STATEIS（ST0,ST1,ST2,ST3）;
SIGNALC_ST,N_ST:
MS_STATE;
BEGIN
PROCESS（CLK,RESET）
BEGIN
IFRESET=‘1’THENC_ST<=ST0;
ELSIFCLK’EVENTANDCLK=‘1’THENC_ST<=N_ST;
ENDIF;
ENDPROCESS;
PROCESS（C_ST）
BEGIN
CASEC_STIS
WHENST0=>IFINA=“00”THENN_ST<=ST0;
ELSEN_ST<=ST1;
ENDIF;
OUTA<=“0101”;
WHENST1=>IFINA=“00”THENN_ST<=ST1;
ELSEN_ST<=ST2;
ENDIF;
OUTA<=“1000”;
WHENST2=>IFINA=“11”THENN_ST<=ST0;
ELSEN_ST<=ST3;
ENDIF;
OUTA<=“1100”;
WHENST3=>IFINA=“11”THENN_ST<=ST3;
ELSEN_ST<=ST0;
ENDIF;
OUTA<=”1101”;
WHENOTHERS=>N_ST<=ST0;
ENDCASE;
ENDPROCESS;
ENDONE;
16、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。
LIBARRYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMYCIRIS
PORT（XIN,CLK:
INSTD_LOGIC;
YOUT:
OUTSTD_LOGIC）;
ENDMYCIR;
ARCHITECTUREONEOFMYCIRIS
SIGNALA,B,C;
BEGIN
B<=XINORA;
PROCESS（CLK）
BEGIN
IFCLK’EVENTANDCLK=‘1’THEN
A<=C;
C<=B;
ENDIF;
ENDPROCESS;
YOUT<=C;
ENDONE;
17、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMYCIRIS
PORT（A,CLK:
INSTD_LOGIC;
C,B:
OUTSTD_LOGIC）;
ENDMYCIR;
ARCHITECTUREBEHAVOFMYCIRIS
SIGNALTA:
STD_LOGIC;
BEGIN
PROCESS（A,CLK）
BEGIN
IFCLK’EVENTANDCLK=‘1’THEN
TA<=A;
B<=TA;
C<=AANDTA;
ENDIF;
ENDPROCESS;
ENDBEHAV;
18、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMYCIRIS
PORT（AIN,BIN,CLK:
INSTD_LOGIC;
COUT:
OUTSTD_LOGIC）;
ENDMYCIR;
ARCHITECTUREONEOFMYCIRIS
SIGNALTB,TC;
BEGIN
PROCESS（CLK）BEGIN
IFCLK’EVENTANDCLK=‘1’THEN
TB<=BIN;
ENDIF;
ENDPROCESS;
PROCESS（CLK,TC）BEGIN
IFCLK=‘1’THENCOUT<=TC;
ENDIF;
ENDPROCESS;
TC<=AINXORTB;
ENDONE;
升级会员 