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1、EDA复习题EDA复习题选择题1. 一个项目的输入输出端口是定义在 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 2. 描述项目具有逻辑功能的是 。 A. 实体 B. 结构体 C. 配置 D. 进程 3. 关键字ARCHITECTURE定义的是 。A. 结构体 B. 进程 C. 实体 D. 配置4. 关于1987标准的VHDL语言中，标识符描述正确的是 。 A. 必须以英文字母开头 B.可以使用汉字开头 C.可以使用数字开头 D.任何字符都可以5. VHDL语言中变量定义的位置是 。 A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置

2、 6. VHDL语言中信号定义的位置是 。 A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置D. 结构体中特定位置7. 变量和信号的描述正确的是 。 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是= D. 二者没有区别 8. 变量和信号的描述正确的是 。 A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别9. 下面数据中属于实数的是 。 A. 4.2 B. 3 C. 1 D. “11011” 10. 下面数据中属于位矢量的是 。A. 4.2 B. 3 C. 1 D. “11011”11. STD_LOGIG_1164

3、中定义的高阻是字符 。 A. X B. x C. z D. Z 12. STD_LOGIG_1164中字符H定义的是 。 A. 弱信号1 B. 弱信号0 C. 没有这个定义 D. 初始值 13. 使用STD_LOGIG_1164使用的数据类型时 。 A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明 D. 必须在结构体中声明14. VHDL运算符优先级的说法正确的是 。 A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级 15. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 。A. 0 B

4、. 1 C. 2 D. 不确定16. 不属于顺序语句的是 。 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 17. 正确给变量X赋值的语句是 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 18. EDA的中文含义是 。 A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造 19. 可编程逻辑器件的英文简称是 。 A. FPGA B. PLA C. PAL D. PLD 37. 现场可编程门阵列的英文简称是 。 A. FPGA B. PLA C. PAL D. PLD20. 在EDA中

5、，ISP的中文含义是 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 使用编程器烧写PLD芯片 21. 在EDA中，IP的中文含义是 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核22. EPF10K20TC144-4具有多少个管脚 。 A. 144个 B. 84个 C. 15个 D. 不确定23. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 。 A. 0 B. 1 C. 2 D. 不确定24. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signa

6、l declaration must have ；，but found begin instead. 其错误原因是 。A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。25. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 。A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名

7、与实体名不一致。 D. 程序中缺少关键词。26. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 。 A.idata = “00001111”; B.idata = b”0000_1111”;C.idata = X”AB” D. idata ”不是操作符号，它只相当与 作用。A. IF B. THEN C. AND D. OR32. 下面哪一个可以用作VHDL中的合法的实体名 。A. OR B. VARIABLE C. SIGNAL D. OUT133. VHDL中,为目标变量赋值符号是 。A. =: B. = C. =

8、D.:=34. 在VHDL中,可以用语句 表示检测clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=035. 在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 次。A. 8 B. 7 C. 0 D.136. 在VHDL中，PROCESS本身是 语句。A. 顺序 B.顺序和并行 C.并行 D.任何37. 在元件例化语句中，用 符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。A. = B. := C. 3

9、8下列标识符中， 是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signal39. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 种逻辑值。A 2 B. 3 C. 9 D. 840VHDL常用的库是（）A. IEEE B.STD C. WORK D. PACKAGE41在VHDL中，用语句（ ）表示clock的下降沿。A. clockEVENT B. clockEVENT AND clock=1 C. clock=0 D. clockEVENT AND clock=042. VHDL语言是一种结构化设计语言；一个设计实体（电路

10、模块）包括实体与结构体两部分，实体体描述的是()A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。43. 进程中的信号赋值语句，其信号更新是()A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。44. 嵌套使用IF语句，其综合结果可实现：()A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控制电路；D. 双向控制电路。45. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_ _。A. 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D.

11、 器件的综合约束46. 不完整的IF语句，其综合结果可实现_ _。A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux IS PORT ( sel : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : STD_LOGIC_VECTOR( DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGIN y = A

12、when sel = 1 ELSE ;END bhv;5、在下面横线上填上合适的语句，完成数据选择器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX16 ISPORT( D0, D1, D2, D3: IN STD_LOGIC_VECTOR(15 DOWNTO 0); SEL: IN STD_LOGIC_VECTOR( DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END;ARCHITECTURE ONE OF MUX16 ISBEGINWITH SELECT Y = D0 WHEN

13、 00, D1 WHEN 01, D2 WHEN 10, D3 WHEN ;END;7、 在下面横线上填上合适的语句，完成减法器的设计。由两个1位的半减器组成一个1位的全减器-1位半减器的描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HALF_SUB IS PORT(A,B : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC); END HALF_SUB;ARCHITECTURE ART OF HALF_SUB ISBEGINCOUT= ; -借位DIFF= ; -差END ;-1位全减器描述LIBRARY

14、IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FALF_SUB IS PORT(A,B,CIN: IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC);END FALF_SUB;ARCHITECTURE ART OF FALF_SUB ISCOMPONENT HALF_SUB PORT(A,B : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC); END COMPONENT; T0,T1,T2:STD_LOGIC;BEGIN U1: HALF_SUB PORT MAP(A,B, ,T1);U2: H

15、ALF_SUB PORT MAP(T0, , ,T2);COUT= ;END ;9、 在下面横线上填上合适的语句，完成4-2优先编码器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CODE4 IS PORT(A,B,C,D : IN STD_LOGIC; Y0,Y1 : OUT STD_LOGIC);END CODE4;ARCHITECTURE CODE4 OF CODE4 ISSIGNAL DDD:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL Q:STD_LOGIC_VECTOR( DOWNTO 0);BE

16、GIN DDD= ; PROCESS(DDD) BEGINIF (DDD(0)=0) THEN Q = 11; ELSIF (DDD(1)=0) THEN Q = 10;ELSIF(DDD(2)=0) THEN Q=01;ELSE Q = 00;END IF; ; Y1=Q(0); Y0=Q(1);END CODE4;10、 在下面横线上填上合适的语句，完成8位奇偶校验电路的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PC IS PORT ( A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : OUT ST

17、D_LOGIC ); END PC;ARCHITECTURE A OF PC IS BEGIN PROCESS(A). VARIABLE TMP: STD_LOGIC; BEGIN TMP 0; FOR I IN 0 TO 7 LOOPTMP:= ; END LOOP; Y= ; END PROCESS; END;11、在下面横线上填上合适的语句，完成一个逻辑电路的设计，其布尔方程为Y=(A+B)(CD)+(BF).LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY COMB IS PORT(A, B,C,D,E,F,: IN STD_LOGIC

18、; Y: OUT STD_LOGIC);END COMB;ARCHITECTURE ONE OF COMB ISBEGINY=(A OR B) AND (C D) OR (B F);END ARCHITECTURE ONE;12、在下面横线上填上合适的语句，完成下降沿触发的D触发器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF IS PORT(D,CLK:IN STD_LOGIC; Q, QB: OUT STD_LOGIC);END DFF;ARCHITECTURE BEHAVE OF DFF ISBEGIN PROCESS(C

19、LK)BEGINIF CLK=0 AND CLKEVENT THEN Q = ; QB=NOT D;END IF; END PROCESS; END BEHAVE;13、在下面横线上填上合适的语句，完成8位双向总线缓冲器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_BIGATE ISPORT( A,B: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); EN, DR: IN STD_LOGIC);END;ARCHITECTURE RTL OF TRI_BIGATE ISSIGNAL AOUT, BOUT:S

20、TD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(A, DR, EN)BEGIN IF (EN=0) AND (DR=1) THEN BOUT=A;ELSE BOUT=“ZZZZZZZZ”;END IF; B=BOUT;END PROCESS;PROCESS(B, DR, EN)BEGIN IF (EN=0) AND (DR=0) THEN AOUT= ;ELSE AOUT= ;END IF;A= ; END PROCESS; END;14、在下面横线上填上合适的语句，完成8位数字比较器的设计。ENTITY COMP ISPORT(A,B: IN RANGE

21、 0 T0 255;AEQUALB, AGREATB, ALESSB : OUT BIT);END COMP;ARCHITECTURE BEHAVE OF COMP ISBEGINAEQUALB1 WHEN AB ELSE0;AGREATB1 WHEN AB ELSE0;ALESSB1 WHEN AB ELSE0;END BEHAVE;15、在下面横线上填上合适的语句，完成一个摩尔状态机的设计。说明:状态机的状态图见图A,状态结构图见图B.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOOREB IS PORT (CLK, RESET : I

22、N STD_LOGIC; INA : IN STD_LOGIC_VECTOR (1 DOWNTO 0); OUTA : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );END MOOREB;ARCHITECTURE ONE OF MOOREB IS TYPE MS_STATE IS (ST0, ST1, ST2, ST3); SIGNAL C_ST, N_ST : MS_STATE ;BEGIN PROCESS (CLK, RESET) BEGIN IF RESET = 1 THEN C_ST = ST0; ELSIF CLKEVENT AND CLK = 1 THEN

23、 C_ST IF INA = “00” THEN N_ST = ST0; ELSE N_ST = ST1; END IF; OUTA IF INA = “00” THEN N_ST = ST1; ELSE N_ST = ST2; END IF; OUTA IF INA = “11” THEN N_ST = ST0 ; ELSE N_ST = ST3; END IF; OUTA IF INA = “11” THEN N_ST = ST3 ; ELSE N_ST = ST0; END IF; OUTA N_ST = ST0; END CASE; END PROCESS;END ONE;16、在下面

24、横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。LIBARRY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR IS PORT ( XIN, CLK : IN STD_LOGIC; YOUT : OUT STD_LOGIC);END MYCIR;ARCHITECTURE ONE OF MYCIR IS SIGNAL A, B, C;BEGIN B = XIN OR A ; PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN A = C ; C = B ; END IF; END PROCES

25、S; YOUT = C;END ONE;17、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR IS PORT (A, CLK : IN STD_LOGIC; C, B : OUT STD_LOGIC );END MYCIR;ARCHITECTURE BEHAV OF MYCIR IS SIGNAL TA : STD_LOGIC;BEGIN PROCESS (A, CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN TA = A; B = T

26、A ; C = A AND TA ; END IF; END PROCESS;END BEHAV;18、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR IS PORT (AIN , BIN , CLK : IN STD_LOGIC; COUT : OUT STD_LOGIC);END MYCIR;ARCHITECTURE ONE OF MYCIR IS SIGNAL TB, TC;BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN TB = BIN; END IF; END PROCESS; PROCESS (CLK, TC) BEGIN IF CLK = 1 THEN COUT = TC ;END IF; END PROCESS; TC = AIN XOR TB ;END ONE;