实验一原理图方式设计.docx
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实验一原理图方式设计
实验一原理图方式设计
一、实验目的
1．掌握QUARTUSII的安装与基本操作。
2．学习QUARTUSII的图形编辑输入方法、设计输入、编译综合、仿真验证、适配下载等设计流程。
完成最基
本电路的设计与验证。
二、实验内容
（一）、QuartusII简介
QuartusII是Aitera公司推出的新一代开发软件，适合于大规模逻辑电路设计。
QuartusII支持多种编辑输入法，包括原理图输入法，VHDL、VerilogHDL和AHDL的文本输入法，符号编辑输入法，以及内存编辑输入法。
QuartusII与MATLAB和DSPBuider结合可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具，与SOPCBuider结合，可实现与SOPC系统开发。
（二）、设计流程
QuartusII设计流程
（三）、license的获得
（四）原理图输入设计方法、全加器设计
1、创建工程
a、首先为此工程建立一个文件夹；
b、不要将文件夹设在计算机已有的安装目录中；
c、文件名不能是中文，和数字开头的
d、打开桌面QUARTUSII图标
2、选择器件
3、新建一个图形文件，先设计半加器
执行命令：
Edit\InsertSymbol或双击鼠标左键，将出现元件选择对话框，如下图，进行器件选择和输入逻辑电路符号及进行电路连接，如图。
绘制完成后，点击保存按钮，对原理图进行保存，扩展名为*.bdf。
QuartusⅡ提供了三个元件库：
（1）Megafunction：
兆功能函数库，其中包含可直接使用的LPM。
（2）Others：
库中包含与MAX+PLUSII软件兼容的所有中规模器件。
（3）Primitives：
Altera基本逻辑单元库。
4、添加到工程里
5、设置成顶层文件
6、编译
选择Processing菜单的StartCompilation项，启动全程编译。
全程编译（Compilation）包括QuarmsⅡ对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。
编译过程中要注意工程管理窗下方的“Processing”栏中的编译信息。
如果工程中的文件有错误，启动编译后在下方的Processing处理栏中会显示出来。
对于Processing栏显示出的语句格式错误，可双击此条文，即弹出相应的vhdl文件，在深色标记条处即为文件中的错误，再次进行编译直至排除所有错误。
注意，如果发现报出多条错误信息，每次只要检查和纠正最上面报出的错误，因为许多情况下，都是由于某一种错误导致了多条错误信息报告。
编译成功后，可以看到工程管理窗的左上角显示出工程的层次结构和其中结构模块耗用的逻辑宏单元数；在此栏下是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等。
最下栏是编译处理信息；中栏（CompilationReport栏）是编译报告项目选择菜单，点击其中各项可以详细了解编译与分析结果。
7、功能仿真
选择菜单File\New，在如图1-4中选择OtherFiles中的VectorWaveformFile项，启动波形编辑器，执行Edit\EndTime命令，将仿真时间设定为50μs。
设置输入引脚
仿真，点击仿真按键
，开始仿真，仿真成功显示成功对话框
8、生成模块符号
至此半加器已完成
9、全加器设计
为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上，然后调用已生成半加器模块。
连好全加器电路图，存盘在半加器同一路径的文件夹中
添加到工程中
设置成顶层文件
进行编译、功能仿真
10、管脚锁定
目标设备
在对目标芯片引脚锁定前，必须选定相应的实验模式，然后根据电路的输入、输出与目标芯片的连接关系确定引脚编号。
选择菜单Assigmnents\pin项，或直接单击右上侧的Pin按钮，在对应的Location下拉栏中选择或输入对应端口信号名的器件引脚号，保存引脚锁定的信息后，必须再进行编译，才能将引脚锁定信息编译到下载文件中。
锁定引脚
11、重新编译
12、编程下载
选择编程器
添加下载文件
连接目标设备，下载成功
三、实验任务
用原理图输入方法设计全加器，练习QuartsⅡ的基本使用方法。
四、实验报告
写出QuartusⅡ设计的基本方法与要点。
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