第六章工艺良品率.docx
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第六章工艺良品率
第六章工艺良品率
概述
高水平的工艺良品率是生产性能可靠的芯片模并获得收益的关键所在。
本章将结合影响良品率的主要工艺及材料要素对主要的良品率测量点做出阐述。
对于不同电路规模和良品率测量点的典型良品率也在本章中列出。
目的
完成本章后您将能够：
1.指出三个工艺良品率的主要测量点。
2.解释晶圆直径，芯片模尺寸，芯片模密度，边缘芯片模数量和制程缺陷密度对晶圆电测良品率的影响。
3.通过单步工艺制程良品率来计算出累积晶圆生产良品率。
4.能够解释及计算整体工艺良品率。
5.对影响制造良品率的四个主要方面作出解释。
6.建立良品率相对时间的曲线来反映不同的工艺和电路成熟程度。
7.解释高水平的工艺良品率和器件可靠性之间的联系。
良品率测量点
维持及提高良品率（yields）对半导体工业至关重要。
任何对半导体工业做过些许了解的人都会发现，整个工业对其生产良品率极其关注。
的确如此，半导体制造工艺的复杂性，以及生产一个完整封装器件所需要经历的庞大工艺制程数量，是导致这种对良品率超乎寻常关注的基本原因。
这两方面的原因使得通常只有20%至80%的芯片模能够完成从投片开始的晶圆生产线全过程，成为成品出货。
对于大部分的制造工程师来说，这样的良品率看上去真是太低了。
可是当我们考虑一下所面临的挑战，是要在极其苛刻的洁净空间中，在1/2平方英寸的芯片模范围内，制做出数百万个微米量级的元器件平面构造和立体层次，就会觉得能够生产出任何这样的芯片已经是半导体工业了不起的成就。
另外一个抑制良品率的重要方面是大多数生产缺陷的不可修复性。
不象有缺陷的汽车零件可以被更换，这样的机会对半导体制造来说通常是不存在的。
缺陷芯片或晶圆一般是无法修复的。
在某些情况下没有满足性能要求的芯片可以被降级处理做低端应用。
废弃的晶圆或许可以发挥余热，被用作某些制程工艺的控制晶圆或假片（见第6.5.1节及第7章中关于氧化工艺的讨论）。
除了以上这些工艺方面的因素外，规模化的量产也使得良品率益发重要。
巨额的资金投入，高于工业界平均比例的工程技术人员使用，这些导致了半导体生产高昂的分摊成本。
居高不下的分摊成本，加上激烈竞争使得产品价格持续下滑，驱使大部分芯片生产厂运行在一个大规模量产，高良品率的水平上。
基于所有这些原因，也就不难理解半导体工业对于良品率的执著了。
大部分的设备和原材料供应商都以自己的产品可能提升良品率来作为推销的主要手段。
同样，工艺工程部门也把维持和提高制程良品率当作本部门的主要责任。
良品率在制程的每一站都会被计算出来，其中，三个主要的良品率被用来监控整个半导体工艺制程（图6.1）。
主要良品率测量点
生产工序测量内容
晶圆产出数
晶圆生产部门-良品率=--------------
晶圆投入数
合格芯片模数
晶圆电测–良品率=-----------------------
晶圆上的芯片模总数
终测合格的封装芯片模数
封装–良品率=--------------------------------------
投入封装生产线的合格芯片模数
图6.1主要良品率测量点
累积晶圆生产良品率
在晶圆完成所有的生产工艺后，第一个主要良品率被计算出来的。
对此良品率有多种不同的叫法，如FAB良品率、生产线良品率，累积晶圆厂良品率，或CUM良品率。
晶圆厂CUM良品率用一个百分比来表示，可通过两种不同的计算方法得到。
一种是用完成生产的晶圆总数除以总投片数。
这种简单的计算方法在实际上很少被使用。
因为大部分的晶圆生产线同时生产多种不同类型的电路。
不同类型的电路拥有不同的特征工艺尺寸和密度参数。
一条晶圆生产线经常是生产一系列不同的产品，每一种产品都有其各自不同数量的工艺步骤和难度水平。
在这种情况下，将会针对每一类产品计算一个合成良品率。
一条晶圆生产线上会存有大量制程中的晶圆，这些晶圆的生产周期从4至6周不等。
一类或更多类产品在制程中的某些地方受阻滞留，这种情况并非罕见。
完成制程的晶圆很少与投入的晶圆直接对应。
因此只是简单地使用投入与产出的晶圆数将很难反映每一种类型电路的真实良品率。
要得到CUM良品率，需要首先计算各制程站良品率（stationyields），即以离开单一制程站的晶圆数比上进入此一制程站的晶圆数。
离开制程站晶圆数
制程站良品率=--------------------------
进入制程站晶圆数
将各制程站良品率依次相乘就可得出整体的晶圆生产CUM良品率。
晶圆生产CUM良品率=良品率（制程站1）X良品率（制程站2）X…X良品率（制程站N）
图6.2列出了一个11步的晶圆工艺制程，与我们在第五章中使用的一样。
图中第三列列出了各制程站的典型良品率。
累积良品率列在第五列。
对单一产品来说，从制程站良品率计算出的CUM良品率与通过晶圆进出计算出的良品率是相同的。
也就是说对这一产品累积良品率与简单方法算出的CUM良品率是相等的。
工艺步骤晶圆进良品率*晶圆出累积良品率
1．场氧化物
2．源极/漏极光刻
3．源极/漏极掺杂
4．栅极区光刻
5．栅极氧化
6．接触孔光刻
7．金属层淀积
8．金属层光刻
9．合金金属层
10．钝化层淀积
11．钝化层光刻
*所列良品率数值为特定工艺的典型数值
图6.2累积（晶圆生产）良品率计算
典型的晶圆生产CUM良品率在50%到95%之间，取决于一系列的因素，我们接下来对此会做详细讨论。
计算出来的CUM良品率被用于计划生产，或被工程部和管理者作为工艺有效性的一个指标。
晶圆生产良品率制约因素
晶圆生产良品率受到许多方面的制约。
下面列出了五个制约良品率的基本因素，任何晶圆生产厂都一定会对它们进行严格的控制。
这五个基本因素的共同作用决定了一个工厂的综合良品率。
1．工艺制程步骤的数量
2．晶圆破碎和弯曲
3．工艺制程变异
4．工艺制程缺陷
5．光刻掩膜版缺陷
工艺制程步骤的数量
从图6.2中看出要得到85.9%的CUM晶圆生产良品率，每个单一制程站良品率必须高于90%。
图表所示只是一个非常简单的11步工艺流程。
ULSI电路需要50到100个主要工艺操作。
到2012年，生产晶圆的主要工艺操作将达到600个。
1每一个主要工艺操作包含几个步骤，每一个步骤又依序涉及到几个分步。
能够在经过如此众多的工艺步骤后仍旧维持很高的CUM良品率，这一切显然应归功于晶圆生产厂内持续不断的良品率压力。
在如此众多的工艺步骤作用下，电路本身越复杂，预期的CUM良品率也就会越低。
工艺步骤的增加同时提高了另外四个制约良品率因素对制程中晶圆产生影响的可能性。
这种情况是所谓的数量专治。
例如，要想在一个50步的工艺流程上获得75%的累积良品率，每一单步的良品率必须达到99.5%！
专治在此类计算中更进一步表现为CUM良品率决不会超过各单步的最低良品率。
如果一个工艺制程步骤只能达到50%的良品率，整体的CUM良品率不会超过50%。
每一个主要工艺操作都包含了许多工艺步骤及分步，这使得晶圆生产部门面临着日益升高的压力。
在图示的11步工艺流程中，第一步是一个氧化工艺。
一个简单的氧化工艺需要完成几个工艺步骤。
它们是：
清洗、氧化、和评估。
它们中每一个都包含有分步骤。
图6.3中列出了一个典型的氧化清洗工艺所包含的八个分步骤。
每一个分步骤都存在污染晶圆、打碎晶圆，或者犯其它错误的机会。
工艺分步骤对晶圆操作次数
1．将晶圆从片匣中取出并放入清洗舟中2
2．晶圆清洗，漂洗，和烘干1
3．将晶圆从清洗舟中取出，检查，并放入氧化舟中2
4．将氧化舟从反应炉中取出0
5．将晶圆从氧化舟中取出并放回片匣中1
6．将测量晶圆从片匣中取出并进行测量2
对晶圆操作总数8
图6.3氧化工艺的分步骤
对于商用半导体来说，75%的晶圆厂CUM良品率是赚取利润的底线，自动化生产线则要达到90%或以上的良品率。
晶圆破碎和弯曲
在晶圆生产过程中，晶圆本身会通过很多次的手工的和自动的操作。
每一次操作都存在将这些易碎的晶圆打破得可能性。
设想一下一片典型6英寸晶圆的厚度只有大约千分之25英寸。
操作员需要具有小心操作晶圆的技巧，自动化的操作台必须被维护在良好的状态以使晶圆被打碎的可能性减为最小。
对晶圆多次的热处理使得晶圆更容易破裂。
热处理造成的晶格结构上的损伤导致晶圆在后续步骤中增加破碎的机会。
在一个手动的工艺制程中，还有机会对一片破碎的晶圆进行后续生产。
可是自动化的生产设备只能处理完整的晶圆。
因此，晶圆如果破碎，不论破碎大小，整片晶圆将被拒收并丢弃。
如果操作得当，硅晶圆相对而言易于操作，并且自动化的设备已经把晶圆的破碎降到了一个很低的水平。
但是砷化镓晶圆就没有这么好的弹性，晶圆破碎是限制其良品率的主要因素。
由于砷化镓电路和器件具有很高的性能和高昂的价格，所以在砷化镓生产线上，对破碎晶圆的继续生产是可能的，特别是通过手动的工艺。
在尽量减少晶圆破碎的同时，晶圆的表面在整个生产过程中必须保持平整。
这一点对于使用光刻技术将电路图案投射到晶圆表面的晶圆生产至关重要。
如果晶圆表面弯曲或起伏不平，投射到晶圆表面的图像会扭曲变形，并且图像尺寸会超出工艺标准。
晶圆的弯曲主要归因于晶圆在反应管中的快速加热/冷却。
（第七章中阐述了对这一问题的解决方案。
）
工艺制程变异
在晶圆通过生产的各个工艺制程时，它会接受许多的掺杂、增层及光刻工艺制程，每一步都必须达到极其严格的物理特性和洁净度的要求。
但是，即使是最成熟的工艺制程也存在不同晶圆之间、不同工艺运行之间，以及不同天之间的变化。
偶尔某个工艺制程还会超出它的制程界限并且生产出不符合工艺标准的晶圆。
工艺制程的自动化所带来的最大好处就是将这种工艺制程变异减至最小。
工艺工程和工艺控制程序的目标不仅仅是保持每一个工艺操作在控制界限之内，更重要的是维持相应的工艺参数稳定不变的分布。
大多数的工艺制程都呈现为一个在数学上称作正态分布（normaldistribution）的参数分布。
本书在第15章中对这个分布作出了解释。
这种分布也被称为中心极限分布（centraltheoremdistribution），它的特点是大部分的数据点处于均值附近，距离均值越远，数据点越少。
有时一个工艺制程的数据点都落在指定的界限内，但是大部分的数据都偏移至一端。
表面上看这个工艺还是符合工艺界限，但是工艺数据分布已经改变了，很可能会导致最终形成的电路在性能上发生变化，导致达不到标准要求。
晶圆生产的挑战性就在于要保持各道工艺制程数据分布的持续稳定。
在整个晶圆生产工艺流程中，设有许多用来发现有害变异的检查和测试，以及针对工艺标准的周期性设备参数校准。
这些检测一部分由生产部门人员来执行，一部分由质量控制部门来执行。
所有这些检测以及工艺制程标准一定程度的变异。
工艺制程缺陷。
工艺制程缺陷被定义为晶圆表面受到污染或不规则的孤立区域（或点）。
这些缺陷经常被称为点缺陷（spotdefects）。
在一个电路中，仅仅一个非常小的缺陷就致使整个电路失效。
这样的缺陷被称为致命缺陷（killerdefects）（图6.11）。
不幸的是，这些小的孤立缺陷不一定在晶圆生产过程中能够被检测出来。
在晶圆电测时它们会以拒收芯片模的形式表现出来。
这些缺陷主要来源于晶圆生产区域涉及到的不同的液体、气体、洁净室空气、人员、工艺设备和水。
微粒和其它细小的污染物寄留在晶圆内部或表面。
这些缺陷很多是在光刻工艺时造成的。
我们知道光刻工艺需要使用一层很薄很脆弱的光刻胶层，以便在刻蚀工艺中保护晶圆表面。
在光刻胶层中任何由微粒造成的空洞或破裂将会导致晶圆表层细小的刻蚀洞。
这些洞被称为针孔，是光刻工程师关注的一个主要方面。
因此晶圆会被经常检查受污染程度，通常在每一个主要工艺步骤之后做此类的检查。
缺陷密度超出允许值的晶圆将被拒收。
SIA预计到2012年晶圆生产的整体缺陷密度将会由目前的水平被减低四倍（985个缺陷/平方米，对应DRAM产品98%良品率）。
2
光刻掩膜版缺陷
光刻掩膜版是电路图样的母版，在光刻工艺中被复制到晶圆表面上。
光刻掩膜版的缺陷会导致晶圆上的缺陷或电路图样的变形。
一般有三种掩膜版引起的缺陷。
第一种是污染物，例如在掩膜版透明部分上的灰尘或损伤。
在进行光刻时，它们会将光线挡住，并且象图案中不透明部分一样在晶圆表面留下影像。
第二种是石英版基中的裂痕。
它们同样会挡住光刻光线并且/或者散射光线，导致错误图像和/或者扭曲的图像。
第三种是在掩膜版制作过程发生的图案变形。
它们包括针孔或铬点、图案扩展或缺失、图案断裂或相邻图案桥接（bridges）（见图6.4）。
图6.4掩膜版缺陷：
（a）点；（b）空洞；（c）包含；（d）突出；（e）断裂；（f）桥接。
（源自：
SolidStateTechnology,July1993,Page95.）。
器件/电路的尺寸越小，密度越高，并且芯片模尺寸越大，控制由掩膜版产生的缺陷也就越重要。
晶圆电测良品率要素
完成晶圆生产过程后，晶圆被送到电测测试机。
在测试过程中，每一个芯片模将被按照器件的标准和功能性进行电学测试。
每个电路会接受多达数百项的电子测试。
在这些测试测量产品的电子性能的同时，它们也间接的衡量了晶圆生产工艺的精确性和洁净度。
由于工艺制程固有的变异和无法检测的缺陷，晶圆可能在通过了所有制程中的检测后还有许多失效的芯片模。
晶圆电测是非常复杂的测试，很多因素会对良品率有影响。
它们是：
1.晶圆直径
2.芯片模尺寸（面积）
3.工艺制程步骤的数量
4.电路密度
5.缺陷密度
6.晶圆晶体缺陷密度
7.工艺制程周期
晶圆直径和边缘芯片模
半导体工业从引入硅材料起就使用圆形的晶圆。
第一片晶圆直径还不到1英寸。
从那时起，晶圆的直径就保持着持续变大的趋势，80年代末150毫米（6英寸）晶圆是特大规模集成电路的标准，90年代200毫米晶圆被开发出来并投入生产。
预计在21世纪初直径300到400毫米的晶圆会投入使用。
3
使用更大直径晶圆的驱动力来自于生产效率、不断增加的芯片模尺寸以及受晶圆电测良品率的影响。
生产效率对晶圆尺寸的要求很容易被理解，虽然生产更大直径的晶圆会增加一些生产成本，但是晶圆上完整芯片模数会如图6.5所示呈现更快的增长。
增大的晶圆直径同时对晶圆电测良品率有正面的影响。
图6.6中给出了两片晶圆，它们直径相同但是芯片模的尺寸不同。
我们注意到较小尺寸的晶圆表面有很大一部分被不完整的芯片模覆盖，这些芯片模不能工作。
如果其他条件相同，较大尺寸的晶圆凭借其上更多数量和更大比例的完整芯片模将拥有较高的良品率。
#完整芯片模=26#完整芯片模=74
#边缘芯片模=18#边缘芯片模=30
%边缘芯片模=41%边缘芯片模=29
图6.5晶圆直径增大对不完整芯片模比例的影响
相等的直径
芯片模尺寸
#完整芯片模
图例6.6芯片模尺寸增加和晶圆直径增大的影响
晶圆直径和芯片模尺寸
芯片模尺寸增加的趋势是另一个推动晶圆直径增大的因素。
从图6.6中看出增加芯片模尺寸而不增大晶圆直径将会导致晶圆表面完整芯片模的比例缩小。
当芯片模尺寸增加时需用增大晶圆直径以维持很好的晶圆电测良品率。
图6.7中列出了不同尺寸芯片模在不同直径晶圆上存在的数量。
总之更大直径的晶圆拥有更好的成本效率。
晶圆直径和晶体缺陷
本书在第三章中介绍了晶体位错的概念。
晶体位错是指在晶圆当中，由晶格的本地不连续性造成的缺陷点。
位错在晶格的各处存在，并且与污染物和工艺缺陷密度一样，对晶圆电测良品率造成影响。
晶圆的生产过程也会造成晶体位错。
它们发生在晶圆边缘有崩角和磨损的地方。
这些甭角和磨损是由较差的操作技术和自动化操作设备造成的。
被磨损的区域导致了晶体位错。
不幸的是在后续的热处理中，晶体位错会向晶圆中心蔓延（图6.8），例如氧化和扩散工艺。
晶体位错线伸入晶圆内部的长度是一个晶圆热力学历史的函数。
也就是说，晶圆经受越多的工艺步骤和/或者越多的加热处理，晶体位错的数量越多，长度就越长，也就会影响更多数量的芯片模。
对这个问题有一个显而易见的解决方案，增大晶圆的直径使得晶圆中心保留更多的未受影响的芯片模。
晶圆直径和工艺制程变异
在本章晶圆生产厂良品率部分讨论过的工艺制程变异会对晶圆电测良品率造成影响。
在晶圆生产区域，工艺制程变异是通过随机抽样的方法来检测和测量的。
检查抽样的固有特点使得并非所有的变异和缺陷都被检测到，因此通过检测的晶圆会有些许的问题。
这些问题在晶圆电测时作为失效器件显示出来。
工艺制程变异在晶圆边缘发生的几率较高。
在反应炉管内进行的高温工艺制程中，晶圆表面各处的温度总是有些不一致。
温度的变化会导致晶圆一致性的改变。
在晶圆外围边缘，加热和冷却的速度稍快一些，变异也会多一些。
另一个导致这种晶圆边缘现象的因素是由于操作而接触晶圆边缘所带来的污染物和对晶圆各层的物理损伤。
光刻工艺中，使用MASK-DRIVEN工艺制程（掩膜版整体投影，接近和接触式曝光）会存在工艺尺寸一致性的问题。
光源系统带有中心区域一致性比边缘地区好的特点。
对使用RETICLE-DRIVEN的光刻工艺制程（步进光刻机），由于曝光区域较小（一个或几个芯片模），使晶圆各处的图像畸变得以减小。
图6.8晶体位错对不同直径晶圆的电测良品率的影响
所有这些问题导致了晶圆边缘的电测良品率较低，如图6.9所示。
增大晶圆的直径，使其中部拥有更大的未受影响芯片模区，这对维持晶圆电测良品率有帮助。
.失效芯片模
图6.9晶圆电测后合格芯片模的典型分布
芯片模面积和缺陷密度
与晶圆表面的缺陷密度对应，芯片模的尺寸也对晶圆电测良品率有一定的影响。
图6.10显示了它们之间的关系。
图6.10a给出了一片没有芯片模图案，只有5个缺陷的晶圆。
它图示了这片晶圆的背景缺陷密度，也就是说综合了所有晶圆制造区域的因素，不论芯片模尺寸，产品类型，工艺控制要求，等等。
图6.10b和c显示了同样的背景缺陷密度对芯片模面积不同的晶圆在电测良品率方面的影响。
对于给定的缺陷密度，芯片模尺寸越大，良品率就越低。
（a）（b）（c）
#缺陷数=5#缺陷数=5#缺陷数=5
良品率=良品率=
图6.10缺陷对不同芯片模尺寸晶圆电测良品率的影响
电路密度和缺陷密度
晶圆表面的缺陷通过使部分芯片模发生故障从而导致整个芯片模失效。
有些缺陷位于的芯片模不敏感区，并不会导致芯片模失效。
然而，由于日益减小的特征工艺尺寸和增加的元器件密度，电路集成度有逐渐升高的趋势。
这种趋势使得任何给定缺陷落在电路活性区域的可能性增加了，如图6.11所示，晶圆电测良品率将会降低。
失效通过
图6.11致命缺陷和非致命缺陷
工艺制程步骤的数量
工艺制程步骤的数量被认为是晶圆厂CUM良品率的一个限制因素。
步骤越多，打碎晶圆或对晶圆误操作的可能性就越大。
这个结论同样适用与晶圆电测良品率。
随着工艺制程步骤的数量增加，除非采取响应措施来降低由此带来的影响，晶圆背景缺陷密度将增加。
增加的背景缺陷密度会影响更多的芯片模，使晶圆电测良品率变低。
特征图形尺寸和缺陷尺寸
较小的特征工艺尺寸从两个主要方面使维持一个可以接受的晶圆电测良品率变得困难。
第一，较小图像的光刻比较困难（见“光刻掩膜版缺陷“和第8章）。
第二，较小的图像对甚至更小的缺陷承受力很差，对整体的缺陷密度的承受力也变得很差。
最小特征工艺尺寸对允许缺陷尺寸的10:
1定律已经被讨论过了。
一项评估指出，如缺陷密度为每平方厘米1个缺陷，特征工艺尺寸为0.35微米的电路的晶圆电测良品率会比相同条件下的0.5微米电路低10%。
4
工艺制程周期
晶圆在生产中实际被处理的时间是可以用天来计算的。
但是由于在各工艺制程站的排队等候和工艺问题引起的临时的减慢，晶圆通常会在生产区域停留几个星期。
晶圆等待时间越长，受到污染而导致电测良品率降低的可能性就越大。
向即时生产方式的转变（见第15章）是一种提高良品率及降低由生产线存量增加带来的相关成本的尝试。
晶圆电测良品率公式
理解及较为准确预测晶圆电测良品率的能力是对一个赢利且可靠的芯片供应商的基本要求。
多年来，许多把工艺制程、缺陷密度和芯片尺寸参数与晶圆电测良品率联系起来的模型被开发出来。
图6.12给出了四种良品率模型的公式。
每一个将不同的参数和晶圆电测良品率联系起来。
随着芯片模尺寸的增大，工艺制程步骤的增加，以及特征工艺尺寸的减小，芯片对较小缺陷的敏感性增加了并且更多的背景缺陷变成了致命缺陷。
a.指数函数
b.Seeds
c.Murphy
d.负二项式
Y=合格芯片模数与总芯片模数的比例
A=芯片模面积
D=缺陷密度
n=光刻步骤数
r=晶圆半径
*=群数因子（通常=2）
图6.12晶圆电测良品率模型
指数函数模型。
指数关系（图6.12a）是最简单也是最早被研究出来的良品率模型之一。
5它适用于包含多于300个芯片模的晶圆并且是低密度的中度集成电路。
这个模型没有象SEEDS模型一样考虑边缘芯片模的因素。
指数模型是一个有价值的学习工具，它清楚地给出了芯片模面积，缺陷密度，和晶圆电测良品率之间的主要关系。
记住e常数的值为2.718对理解这个数学是有帮助的。
从这个指数模型看出，任何芯片模面积或缺陷密度的增加将使等式右边的分母增加，从而导致晶圆电测良品率下降。
SEEDS模型。
SEEDS模型为晶圆电测良品率的预测引入了两个附加的参数，工艺制程步骤数（n）和晶圆半径与芯片模尺寸关系r（r和a）。
在大多数良品率模型中，工艺制程步骤数（n）实际上使用光刻制程步骤数。
经验指出光刻制程带来的缺陷点最多，因此直接对电测良品率造成影响。
MURPHY模型。
MURPHY模型可能是应用最广泛的良品率模型（见图6.12c和图6.13）。
尽管没有考虑到工艺制程步骤数的影响，对大规模，特大规模，及超大规模等级的集成电路，它仍然是一个很好的良品率预测工具。
%良品率缺陷/平方英寸
芯片模面积X103英寸
图6.13MURPHY良品率模型，芯片模良品率与芯片模尺寸缺陷密度的函数关系
负二项式模型。
SIA国家半导体技术路线图已经在使用负二项式模式。
Y=（1+AD/*）-*
这个模型引入了一个群数因子（*）。
它和芯片上的缺陷群相关。
它随着工艺制程数量的增加而增加，相当于建立了一个工艺复杂程度因子。
不同的工艺有不同的值，但是在NTRS的预测中使用的值为2。
6
没有任何两个复杂电路在设计和工艺上是可比的。
不同公司使用不同的工艺制程，基本的背景缺陷密度也不一样。
这些因素使的开发一套精确通用的良品率模型非常困难。
大多数的半导体公司拥有自己特有的良品率模型，这些模型反映了它们各自的生产工艺和产品设计。
但这些模型都是和缺陷直接相关的。
因为它们都假定所有晶圆生产工艺是受控的，并且缺陷水平是所用工艺固有的。
这里面不包含重大的工艺问题，例如工艺气体罐的污染。
在所有模型中使用的缺陷密度并不是通过对晶圆表面进行光学检查所得到的缺陷密度。
良品率模型中的缺陷密度包含了所有情况；它包含了污染，表面及晶体缺陷。
进一步，它只是估计能损坏芯片模的缺陷：
“致命缺陷”。
落在芯片非重要区域的缺陷不在模型的考虑范围内，在同一敏感区的两个或两个以上的缺陷不被重复计算。
另外一个需要了解的重要方面是，良品率模型得出的良品率是基于工艺制程基本受控的前提。
实际上不同晶圆的电测良品率会有变化，因为晶圆生产工艺存在着正常的工艺制程变异。
图6.14是一个典型的晶圆电测良品率的图表。
其中晶圆13的电测良品率远低于正常范围。
对于这
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