研究生dsp结课考试题.docx

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研究生dsp结课考试题

河北科技大学硕士学位研究生

2015——2016学年第二学期

《DSP器件原理及应用》课程期末考试试卷

学院信息学院专业测试计算技术及仪器姓名路明洋学号221514003

题号

一

二

三

四

五

六

七

总分

得分

一、简述什么是DSP以及DSP的主要特点。

（10分）

二、简述C6000系列DSP的CPU内核的并行结构。

（10分）

三、简述C6000系列DSP片内两级存储器的结构原理。

（10分）

四、简述HPI接口工作原理。

（10分）

五、列举CCS开发环境几条主要的特色功能。

（10分）

六、简述DSP/BIOS与通用操作系统的区别及其基本的开发流程。

（10分）

七、所查找DSP相关论文的题目、摘要及基本工作原理描述。

（40分）

一、简述什么是DSP以及DSP的主要特点。

（10分）

答：

1、一般概念：

数字信号处理（DigitalSignalProcessing）以数字形式对信号进行采集、变换、滤波、估值、增强、压缩、识别等处理。

数字信号处理器（DigitalSignalProcessor）DSP芯片是一种特别适合于进行数字信号处理运算的微处理器，其主要应用是实时快速地实现各种数字信号处理算法。

数字信号处理不同于普通的科学计算与分析，它强调运算的实时性。

除了具备普通微处理器所强调的高速运算和控制能力外，针对实时数字信号处理的特点，在处理器的结构、指令系统、指令流程上作了很大的改进，其主要特点如下：

2、特点：

（1）在一个指令周期内可完成一次乘法和一次加法；

（2）程序和数据空间分开，可以同时访问指令和数据；

（3）片内具有快速RAM，通常可通过独立的数据总线在两块中同时访问；

（4）具有低开销或无开销循环及跳转的硬件支持；

（5）快速的中断处理和硬件I/O支持；

（6）具有在单周期内操作的多个硬件地址产生器；

（7）可以并行执行多个操作；

（8）支持流水线操作，使取指、译码和执行等操作可以重叠执行。

当然，与通用微处理器相比，DSP芯片的其他通用功能相对较弱些。

而且dsp还有的特点是可以进行大量的数据处理。

带来多处理单元和多数据链路。

其CPU结构的特点一般有以下6点：

1．运算能力强，在单指令周期类完成乘加运算。

（靠并行实现）,专门的硬件乘累加器。

2．采用哈佛结构和流水线技术。

3.专用寻址单元：

芯片具有满足数字信号算法特殊要求的寻址方式和硬件。

4．数据交换能力高。

比如快速的McBSP和DMA通道。

5．多处理单元，支持并行处理指令等

6.丰富的外设和大量的片内存储器，片外大范围寻址空间

二、简述C6000系列DSP的CPU内核的并行结构。

（10分）

CPU内核的程序的执行部分，包括：

两个数据通道A和B；两个寄存器组A和B；每个数据通道有4个功能单元（.L/.S/.M/.D）

C6000与C5000的CPU不同它有8个字模块，从而大大提高了它的运行速度。

每个功能单元都有：

2个32位写口。

.L1,.L2,.S1和S2另有：

8位写口，支持40位操作数的读写，同一周期8个功能单元可并行使用。

但是每个单元都有自己具体的功能，不能相互的轮用，有一定的指令的分配工作，相互之间再进行配合。

个单元的具体功能和执行操作如下表：

CPU中有两个交叉通路1X和2X。

1X：

允许A侧功能单元读取B组寄存器数据。

2X：

允许B侧功能单元读取A组寄存器数据。

每侧仅有一个交叉通路，在同一周期内从另一侧寄存器组读操作数只能一次，或者同时进行使用2个交叉通路（1X和2X）的操作。

这样就实现了AB两个寄存器组的数据相互交互和相互配合的作用。

三、简述C6000系列DSP片内两级存储器的结构原理。

C621x/C671x/C64x的片内两级存储器

此图为C6000系列的两级高速缓存结构，片内的第一级程序cache称为L1P，第一级数据cache称为L1D，程序和数据共享的第二级存储器称为L2。

1、C621x/C671x/C64x的L1P

直接映射结构

访问L1Pcache阻塞：

CPU的取指访问如果命中L1P，将单周期返回需要的取指包。

如果没有命中L1P，但是命中L2，对C621x/C671x，CPU将被阻塞5个周期；对于C64x，CPU将被阻塞0～7个周期，具体数字取决于执行包的并行度以及当时所处的流水节拍。

双路组联想结构

访问L1Dcache阻塞:

CPU的数据访问如果命中L1D，将单周期返回需要的数据。

如果没有命中L1D，但是命中L2，对于C621x/C671x，CPU将被阻塞4个周期；对于C64x，CPU将被阻塞2～8个周期。

2、C621x/C671x/C64x的L2

5种模式：

L2设定为cache还是：

MapedMemory。

四、简述HPI接口工作原理。

（10分）

1、HPI是一个并行接口，主机处理器可以通过它直接访问CPU的内存空间；主机与CPU都可以访问HPI控制寄存器（HPIC）；通过使用外部数据与接口控制信号，主机可以访问HPI地址寄存器（HPIA）、HPI数据寄存器（HPID）与HPIC

2、HPI外部接口不支持字节使能；所有的通过16位数据总线HD[15:

0]的访问必须成对出现；而且6713的HPI直接通过硬件连到内部地址；内部地址产生器处理读/写请求与访问；

3、HPI信号 

 ⑴数据总线：

HD[15:

0]是并行、双向、三态数据线； 

⑵访问控制选择：

HCNTL[1:

0]显示哪一个内部HPI寄存器（HPIA、HPID、HPIC）正在

被访问； 

 ⑶半字标识选择：

HHWIL能识别出一次传输中的第一个与第二个半字，但并不是最高

或最低半字； 

 ⑷读/写选择：

HR/W是主机读/写选择输入。

主机必须将HR/W设置为高以进行读操

作，设置为低以进行写HPI； 

 ⑸就绪：

/HRDY低有效，表明HPI已经就绪执行一次传输；高电平无效，则表明HPI

正忙于完成当前的读操作或前一次HPID读取或写访问。

/HCS激活/HRDY。

当/HCS为高时，/HRDY总为低； 

⑹选通：

/HCS、/HDS1、/HDS2 

/HCS作为HPI的使能输入，在访问中必须为低；/HCS控制/HRDY输出；只有当/HCS有效（低）时，/HRDY管教才会为高，从而表明未就绪，否则/HRDY有效（为低）。

 ⑺地址选通输入：

/HAS 具有独立地址与数据线的主机可以把/HAS置为高； 

⑻对主机的中断：

/HINT /HINT是主机中断输出，它被HPIC中的HINT位控制；当芯片复位时HINT位将设置为0，因而/HINT管脚在复位时为高。

C6211/C6711的HPI

五、列举CCS开发环境几条主要的特色功能

Code Composer Studio 包含一整套用于开发和调试嵌入式应用的工具。

它包含适用于每个 TI 器件系列的编译器、源码编辑器、项目构建环境、调试器、描述器、仿真器以及多种其它功能。

CCS IDE 提供了单个用户界面，可帮助您完成应用开发流程的每个步骤。

借助于精密的高效工具，用户能够利用熟悉的工具和界面快速上手并将功能添加至他们的应用。

CCS2.2又分成4个系列安装包，包括CCS6000，CCS5000，CCS2000和OMAP都可以单独安装，一般TI建议安装在不同的分区。

后面出现了CCS3.1，CCS3.1只是一个过渡版本，在接着TI推出了CCS3.2，最后推出了目前使用最广的CCS3.3。

最大特色将以前的4个独立的安装包全部进行了整合。

CCStudio v3.3不仅功能强大且方便易用。

软件可一步安装完成，支持在统一会话中多个处理器运行。

CCStudio v3.3的界面设置和用户使用体验与前代产品一致，尽可能缩短了用户熟悉使用的时间，且便于更新升级与维护。

为了简化技术升级工作，CCStudio v3.3还能与软件的较老版本同时运行工作。

CCStudio v3.3不仅功能强大且方便易用。

软件可一步安装完成，支持在统一会话中多个处理器运行。

CCStudio v3.3的界面设置和用户使用体验与前代产品一致，尽可能缩短了用户熟悉使用的时间，且便于更新升级与维护。

为了简化技术升级工作，CCStudio v3.3还能与软件的较老版本同时运行工作。

相对于此前的技术，新软件为SoC多处理系统提供了更高的集成价值。

除了支持TI的TMS320C6000、TMS320C5000与TMS320C2000 DSP平台外，CCStudio v3.3还能更好地显示ARM处理器的存储器使用情况，这对采用基于达芬奇技术的多处理器系统的开发人员来说尤其有用。

ARM存储器管理单元（MMU）的表格化显示功能可反映物理与虚拟地址情况，并提供了保护信息显示完整的地址映射。

过滤与排序功能则令编程人员能有重点的检查域、过程或存储域，以进行深入具体的分析。

正是以上强大且方便易用的特性，让CCS3.3全面取代了CCS2.2。

随着TI新产品的不断推出，TI在CCS基础上推出了CCS4.0、CCS4.1、CCS4.2。

CCS4.x系列开发环境对TI最新推出的产品有着更好的支持。

CCStudio v4 能够与 TI 广泛的嵌入式产品系列中的各种处理器实现全面兼容，如微处理器、数字信号处理器 （DSP） 以及基于 ARM 的 OMAP应用处理器等，从而显著简化各种处理器开发的通用环境。

该 IDE 能够以不足 100 美元的超低价格提供多种低成本 JTAG 选项，其中包括 XDS100 类仿真器以及相应的CCStudio许可证，可为开发提供一个低成本切入点，使用户能在今后需要的情况下升级至具有更高性能的调试解决方案。

CCStudio v4 能够与 TI 广泛的嵌入式产品系列中的各种处理器实现全面兼容，如微处理器、数字信号处理器 （DSP） 以及基于 ARM 的 OMAP应用处理器等，从而显著简化各种处理器开发的通用环境。

该 IDE 能够以不足 100 美元的超低价格提供多种低成本 JTAG 选项，其中包括 XDS100 类仿真器以及相应的CCStudio许可证，可为开发提供一个低成本切入点，使用户能在今后需要的情况下升级至具有更高性能的调试解决方案。

开源 Eclipse 框架正迅速成为 IDE 的行业标准，该框架可提供优异的软件架构。

通过该架构，开发人员可充分利用现有的 Eclipse 社群以及各种第三方插件的高度集成性来加速嵌入式设计的问题解决与分析。

CCStudio v4 不但将 Eclipse 的框架优势与 TI 高级嵌入式调试功能进行了完美结合，而且还可提供多处理器调试功能以及综合视窗解决方案。

Code Composer Studio v4 的主要特性与优势。

1.高级代码开发环境，采用高级编辑器加速设计与问题解决的进程，并具有代码自动完成、代码折叠、源代码更改的本地历史记录、标记以及将任务与原代码行进行关联等功能。

此外，开发人员还可直接在原生格式中观看影像与视频； 

2. 高级 GUI 框架，可通过采用完全自定义的菜单、工具条以及“快速查看”功能创建视窗，来简化数据与项目的管理，从而使开发人员能够定义适用于特定任务的功能与视图，如在多个处理器中进行编辑或调试等； 

3. 多处理器调试，可智能管理多个内核的状态与信息，而且不会在每个内核都需要独立调试器的情况下发生混淆。

超过 1,200 个第三方插件可支持众多产品的开发，其中包括静态代码分析、源代码控制、建模以及脚本开发等。

4.高度灵活的项目环境，使开发人员能够针对每个单个项目使用的编译器与 DSP/BIOS?

 版本进行控制，从而使项目处于“维护”模式，以便继续利用其部署的工具，同时还可使新项目能够充分利用最新的技术进步成果； 

5.调试服务器脚本接口，可实现常用任务的自动运行，如代码验证及分析； 

6. 更新管理员工具，可自动管理工具更新。

Code Composer Studio IDE v5介绍

Code Composer Studio IDE v5完全可以支持32位与64位的Win7与Linux系统了（对Linux的支持是很方便开发者的改进）。

Code Composer Studio IDE采用统一用户界面，可帮助开发人员顺利完成应用开发流程的每个步骤。

该版本包含一系列可为嵌入式处理应用简化软件设计的工具，能够通过通用开发环境加速软件代码开发、分析与调试。

Code Composer Studio IDE v5兼容于TI丰富嵌入式处理产品系列中的众多器件，包括单核与多核数字信号处理器 （DSP）、微控制器、视频处理器以及微处理器等。

六、简述DSP/BIOS与通用操作系统的区别及其基本的开发流程。

区别1、RTOS与其他操作系统不同的一个特征是：

它们必须至少有一个中断，其服务能保证在一个给定的时间内完成，而不论是否发生其他事情。

2、RTOS具有嵌入式软件共有的可裁剪、低资源占用、低功耗等特点

3、通用OS注重多个任务的平均表现性能，不注重个体表现性能。

4、实时操作系统注重的是个体表现，更准确地讲是个体最坏情况表现。

5、通用OS的基本设计原则是：

尽量缩短系统的平均响应时间并提高系统的吞吐率，在单位时间内为尽可能多的用户请求提供服务。

6、实时操作系统所遵循的最重要的设计原则是：

采用各种算法和策略，始终保证系统行为的可预测性（predictability）。

开发流程：

1.用配置工具建立应用程序用到的对象

2.保存配置文件，同时生成了在编译和链接应用程序时所需包括的文件

3.为应用程序编写一个框架，可以使用C，C++，汇编语言或任意的组合

4.在CCS环境下编译并链接程序

5.使用仿真器（或者使用初始硬件平台）和DSP/BIOS分析工具来测试应用程序

6.重复步骤1－5直到程序运行正确

7.当正式产品硬件开发好之后，修改配置文件来支持产品硬件并测试

特点：

交互式的可反复的开发模式，方便地修改线程的优先级和类型；先生成基本框架，添加算法之前给程序加上一个仿真的运算负荷进行测试（看是否满足时序要求）

八、所查找DSP相关论文的题目、摘要及基本工作原理描述。

（40分）

基于DSP设计的嵌入式通用主动视觉系统

摘要：

文中将TMS320C6711的运算能力和TMS320F2812的控制能力和丰富的外围接口相结合实现了高性能主动视觉系统。

图像采集由专用视频解码芯片完成，通过FIFO实现视频解码器与C6711的互联，通过DMA方式读取FIFO中的数据。

这样的设计充分发挥了C6711流水处理的特点，提高计算资源的利用率。

采用F2812提供的接口实现了传感器数据采集和PC机之间的通讯，弥补了C6711在运动控制和接口资源方面的不足。

实验结果表明设计可行，系统性能达到设计要求。

1系统需求分析

    主动视觉系统主要用于人机交互和高速视觉伺服任务，根据这一用途在设计中主要考虑以下几个问题：

    首先是系统的图像处理能力。

标准PALL电视信号的帧频率为25Hz，分辨率约为720x576像素；场频率为50Hz，图像分辨率约为720x288像素，因此系统的图像处理能力应该能够满足处理PAL传输视频的要求。

      其次考虑系统的动力学响应要求。

人眼正常运动角速度约为60度/秒，扫视运动时可高达700度/秒，因此要求电机控制系统能够达到近似的运动速度。

    最后，系统应该具有一定的通用性和灵活性，以便接收测试数据和实现灵活多样的任务，因此平台应具有灵活、丰富的计算机接口和充足的计算资源。

2总体设计

    基于以上对系统性能要求的分析，系统采用TI高性能数字信号处理芯片TMS320C6711实现图像的处理功能并采用TMS320E2812高性能控制芯片完成电机的控制、传感器数据采集和实现与PC机之间的通讯功能。

TMS320C6711主要用于通讯、声音信号处理和数字图像的处理，具有900MFLOPS的浮点运算能力和很高的性价比。

TMS320F2812是TI专门针对运动控制而开发的高性能控制芯片，具有16通道12位ADC、丰富的片上资源和多种通讯接口，如McBsp、CAN和SCI接口等。

系统将C6711和F2812两款高性能芯片相结合，充分利用F2812丰富的接口资源弥补C6711在控制和通讯功能上的不足，从而充分发挥C6711的计算功能，最终实现高性能的主动视觉系统。

MS320C6711的时钟频率为150MHz并采用了BGA封装，给设计和制造带来很大困难。

C6711DSK是低价位、易用性C6000 DSP开发板。

该板不仅能够充分发挥C6711DSP的性能，还提供了丰富的功能，例如声音采集和EEP并口在线开发等等。

本设计通过扩展C6711DSK的图像采集功能缩短开发周期、降低开发成本。

系统整体结构如图1所示。

在C6711DSK基础上，通过其外围扩展接口扩展图像采集功能。

TMS320C6711和TMS320F2812之间通过McBsp接口实现芯片之间信息的交换。

F2812与PC机之间通过CAN总线或者RS232实现通讯。

系统中采用的倾角传感器是具有RS232接口的智能传感器。

通过F2812的SCI可以实现RS232串口，进而实现倾角传感器配置和数据采集。

3系统硬件设计

3.1图像处理系统的设计与实现

    系统采用Philips公司提供的专用视频解码芯片SAA7111实现模拟视频信号的采集。

SAA7111与C6711之间通过专用视频帧存储器AL422实现，外围接口逻辑由一片EPM7032实现，如图2所示。

3.2I2C总线实现

    SAA7111不支持即插即用功能，需要通过I2C总线对其进行初始化。

由于C6711没有I2C接口模块，需要采用通用I/O接口和软件来模拟实现。

C6711没有专门的通用I/O接口，需要通过配置多通道缓冲串行口（McBsp）使其成为通用I/O接口。

C6711具有2个McBs接口，可将其中的一个配置成通用IO接口。

C6711的时钟频率比I2C总线的频率要求高，在设计时需要注意I2C总线的时序要求，尤其是对数据保持时间的要求。

3.3C6711与AL422接口实现

    图像采集设计中需要考虑的主要问题之一是图像帧缓冲结构的设计。

采用先进先出存储器（FIFO）只占用单页地址映射空间，可以节省大量地址空间。

而且如果将帧存储体映射到地址空间的高段，会使其对DSP的影响降低到最小，因此系统采用了基于FIFO的图像帧缓冲结构。

    AL422是专门用在视频领域的大容量视频帧存储器，设计中需要考虑的主要问题是接口逻辑的实现。

虽然AL422的读写与WCK、RCK同步，但是与普通的同步FIFO不同的是其必须保证WCK、RCK至少1MHz的独立时钟，并且在进行不规律读写时只能由WEN或BEN进行控制。

C6711采用100MHz的外部时钟，需要通过降频合成AL422的RCK。

由于C6711输出的外部时钟频率为100MHz，而AL422B的最高RCK为50MHz，因此采用将C6711输出的外部时钟二分频作为AL422的RCK。

AL422的REN、OEN可以采用DSK板上的DB_AREN、DB_OEN、DB_CE2信号通过组合逻辑实现。

而RRSTN可采用DSK的一个通用I/O接口实现。

DSK的外部时钟频率为IOOMHz，因此在设计时应该考虑逻辑器件本身的时延并采用同步设计方式。

系统采用EPM7032实现上述FIFO接口逻辑，并将FIFO的输出数据与C6711DSK扩展接口的数据总线相连，将CE2存储空间分配给FIFO，从而最终实现了C6711与FIFO之间的接口。

3.4F2812与C6711接口实现

    由于TMS320C6711和TMS320F2812都支持McBsp接口并且相互兼容，所以系统采用McBsp接口实现两者之间的通讯。

McBSP是多通道缓冲串行口的简称，能够同步发送和接收8/16/32位串行数据。

接收和传送均采用独立的时钟和帧信号，其来源、频率、极性等均可由用户进行编程。

McBSP包括数据流路径和控制路径，通过6根信号线连接到外部设备。

数据信息通过传输引脚DX发送，接收引脚DR接收。

时钟和帧同步控制信息由发送时钟、接收时钟、发送帧同步和接收帧同步引脚来产生。

McBSP提供了双倍缓冲传送和三倍缓冲的接收。

接收数据到达引脚DR后，移入接收移位寄存器RSR1，当整个字信息被接收之后，又被复制到接收缓冲寄存器RBR，最终复制到数据接收寄存器DRR，由CPU读取。

而发送数据由CPU写入发送寄存器DXR，再复制到发送移位寄存器XSR。

在帧同步信息发送后，发送器开始将XSR的内容移位到DX引脚。

    F2812具有一个McBSP模块，而C6711自带了两个McBSP模块，二者之间完全兼容的。

由于第一组McBSP的信号被配置成为通用I/O接口用于I2C总线的扩展，故只能使用C6711的第二组McBSP实现与F2812之间的通讯。

在硬件上采用双机接收/发送端互连，即C6711的数据发送、时钟发送、帧发送同步信号管脚连接到F2812对应的接收管脚；反之亦然。

    通过对相关寄存器的配置来实现数据的接收和发送操作，具体流程如下：

    1）设置相关引脚为MeBSP引脚。

    2）复位接收器、发送器及采样率发生器。

    3）禁止数字回送、时钟停止、多通道模式。

    4）接收和发送帧：

单相，字长32位，每帧2个码字，使能帧同步忽略，无压缩扩展，1位数据延迟，右对齐高位填0，产生中断方式为检测到帧同步脉冲，帧同步脉冲高有效，时钟信号为上升沿触发。

    5）发送时钟信号和帧同步信号来自内部采样率发生器，接收时钟信号和帧同步信号来自外部相应的接收引脚。

时钟频率为37.5MHz，帧频率为1.25M，帧宽度为1个时钟脉冲宽度。

采样率发生器时钟来源于内部CPU。

    6）使能接收中断和发送中断，使能接收器、发送器及采样率发生器。

    在相应的中断子程序中，通过读取和写入DXR1、DXR2、DRR1、DRR2寄存器实现F2812和C6711之间数据的读写。

4系统软件设计

4.1C6711软件实现

  C6711软件设计过程中充分地考虑流水线处理的特点，充分发挥流水线的功能实现多种任务并行执行是设计的关键。

因为系统采用帧缓冲存储结构只能完整地保存一行图像数据，所以当一行结束时必须及时将数据从帧缓冲存储中读出来。

设计中采用C6711的QDMA功能实现图像数据的读取，减少C6711计算资源的占用并实现C6711运算资源的最大利用。

软件流程如图3所示。

4.2F2812电机控制实现

主动视觉系统对平台运动速度提出比较高的要求。

步进电机在高速转动控制中容易出现失步的问题。

电机失步会引起角度控制的误差，在控制中必须加以避免。

避免步进电机失步是电机控制软件设计中的关键。

为避免步进电机在加速和减速时出现失步，在加速和减速时采用升速/降

速曲线进行控制，其控制软件流程如图4所示。