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数电
姓名班级学号
实验一集成门电路
一、实验目的
1．认识MultiSim电路仿真软件的使用
2．掌握与门，或门，非门等门电路的逻辑功能及由它们组成的其他逻辑门
二、实验原理
门电路是电路的一种，它规定各个输入信号之间满足某种逻辑关系时，才有信号输出，通常有下列三种门电路：
与门、或门、非门（反相器）。
常用的门电路符号及其逻辑关系如图1。
图1
检验门电路信号，有时可用万用表进行简易检验。
以TTL“与非”门为例，当接通5V直流电源后，先让各个输入端接高电平，用万用表测量其输出端的电压。
然后把各个输入端依次接地，测量输出端的电压，根据测量数据是否符合规范值则可判别这个“与非”门好否。
在仿真环境下，可以用信号灯来判断。
基本门电路可以组成其他基本逻辑电路，图2是由四个“与非”门组成的“异或”门电路，它的逻辑表达式为
F=AB=A
。
本实验使用的集成“与非”门的型号为74LS00，它包含四个“与非”门，每个“与非”门有2个输入端，其外引线及内部示意图如图3，UCC为＋5V。
图4是由与门，或门，异或门组成的一位加法电路，其中Cn-1为低位的进位端。
图5是一位数据选择电路，C为控制端。
图2图3图4
图5
与门：
74LS08异或门：
74LS86或门：
74LS32非门：
74LS14
三、实验内容：
1．测试“异或”门的逻辑功能
按图2接线，四个与非门组成了“异或”门，将它的两个输入端A、B接至数据开关，改变两输入端电平，测输出电平的变化规律。
表1
输入
A
0
0
1
1
B
0
1
0
1
输出
F
2．测试一位加法电路的逻辑功能
按图4接线，将三个输入端An、Bn、Cn-1接至数据开关，改变两输入端电平，测输出电平的变化规律。
表2
输入
输出
An
Bn
Cn-1
Sn
Cn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
3．测试一位数据选择电路的逻辑功能
按图5接线，将三个输入端An、Bn、Cn-1接至数据开关，改变两输入端电平，测输出电平的变化规律。
表3
输入
输出
A
B
C
F
0
0
0
0
1
0
1
0
0
1
1
0
0
0
1
0
1
1
1
0
1
1
1
1
四、实验思考
1.与非门中多余输入端应该如何处理？
实验一需画电路图（三幅图）
内部结构图
与非门测试
一位加法器测试
一位数据选择器测试
姓名班级学号
实验二加法器
一、实验目的
1.掌握半加器和全加器的逻辑功能
2.用中规模集成全加器74LS183构成多位并行加法电路
二、实验原理
在数字系统中，经常需要进行算术运算，逻辑操作及数字大小比较等操作，实现这些运算功能的电路是加法器。
加法器是一般组合逻辑电路，主要功能是实现二进制数的算术加法运算。
半加器完成两个一位二进制数相加，而不考虑由低位来的进位。
半加器逻辑表达式为
逻辑符号如图1所示，An，Bn为输入端，Sn为本位和数输出端，Cn为向高位进位输出端。
图2为用与门和异或门实现半加器的电路图。
图1图2
全加器是带有进位的二进制加法器74LS183，逻辑符号如图3所示，它有三个端入端An、Bn、Cn-1，Cn-1为低位来的进位输入端，两个输出端Sn、Cn。
实现全加器逻辑功能的方案有多种，图4为用与门、或门及异或门构成的全加器。
实现多位二进制数相加有多种形式电路，其中比较简单的一种电路是采用并行相加，逐位进位的方式。
图5所示为三位并行加法电路，能进行两个三位二进制数A2、A1、A0和B2、B1、B相加，最低位由于没有来自更低位的进位，故采用半加器。
如果把全加器Cn-1端接地，即可作为半加器使用。
图374LS183逻辑符号图图4图5三位并行加法电路
三、实验内容
1．用74LS08及74LS86按图2连接实验电路构成一位半加器，测试半加器的逻辑功能。
记录表1。
2．用74LS08、74LS86及74LS32按图4构成一位全加器，测试全加器的逻辑功能。
记录表2。
3．三位加法电路，参考图3－9构成三位加法电路，按表3改变加数和被加数，记录相加结果。
表1表2
输入
输出
An
Bn
Cn-1
Sn
Cn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
输入
输出
Ao
Bo
So
Co
0
0
0
1
1
0
1
1
表3
四、实验思考
1.如何实现多位数的相加？
姓名班级学号
实验三数据选择器
一、实验目的
1．熟悉中规模集成数据选择器的逻辑功能及测试方法。
2．学习用集成数据选择器进行逻辑设计。
二、实验原理：
数据选择器是常用的组合逻辑部件之一。
它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。
它有若干个数据输入端D0、D1、…，若干个控制输入端A0、A1，…和一个输出端Y0。
在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。
使用时也可以在控制输入端加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。
中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图4－1所示，其中D0、D1、D2、D3为四个数据输入端，Y为输出端，A1、A2为控制输入端（或称地址端）同时控制两个四选一数据选择器的工作，
为工作状态选择端（或称使能端）。
74LS153的逻辑功能如表4－1所示，当1
（=2
）=1时电路不工作，此时无论A1、A0处于什么状态，输出Y总为零。
即禁止所有数据输出，当1
（=2
）=0时，电路正常工作，被选择的数据送到输出端，如A1A0=01，则选中数据D1输出。
中规模集成芯片74LS151为八选一数据选择器，引脚排列如图4－2所示。
其中D0－D7为数据输入端，Y（
）为输出端，A2、A1、A0为地址端，74LS151的逻辑功能如表4－2所示。
图4－1图4－2
表4－1表4－2
输入
输出
A1
A0
Y
1
0
0
0
0
×
0
0
1
1
×
0
1
0
1
0
D0
D1
D2
D3
数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。
用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。
对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。
应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式。
例：
用八选一数据选择器实现逻辑函数F=AB+BC+CA
写出F的最小项表达式
先将函数F的输入变量A、B、C加到八选一的地址端A2、A1、A0，再将上述最小项表达式与八项逻辑表达式进行比较（或用两者卡诺图进行比较）不难得出D0=D1=D2=D4=0，D3=D5=D8=D7=1
图4－3为八选一数据选择器实现F=AB+BC+CA的逻辑图。
如果用四选一数据选择器实现上述逻辑函数，由于选择器只有两个地址端A1、A0，而数F有三个输入变量，此时可把变量A、B、C分成两组，任选其中两个变量（如A、B）作为一组加到选择器的地址端，余下的一个变量（如C）作为另一组加到选择器的数据输入端，并按逻辑函数式的要求求出加到每个数据输入端D0－D7的C的值。
选择器输出Y便可实现逻辑函数F（图4－4）。
图4－3图4－4
当函数F的输入变量小于数据选择器的地址端时，应将不同的地址端及不用的数据输入端都接地处理。
三、实验内容
四、实验思考
1.总结用数据选择器实现逻辑电路的优点。
姓名班级学号
实验四触发器
一、实验目的
1．掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。
2．熟悉各触发器之间逻辑功能的相互转换方法。
二、实验原理：
触发器是具有记忆功能的二进制信息存贮器件，是时序逻辑电路的基本单元之一。
触发器按逻辑功能可分RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。
图5－1所示电路由两个“与非”门交叉耦合而成的基本R触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。
基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。
图5－1图5－2
JK触发器是一种逻辑功能完善，通用性强的集成触发器。
在结构上可分为主从型JK触发器和边沿型JK触发器。
在产品中应用较多的是下降边沿触发的边沿型JK触发器。
JK触发器的逻辑符号如图5－2所示。
它有三种不同功能的输入端，第一种是直接置位、复位输入端，用
和
表示。
在
=0，
=1或
=0，
=1时，触发器交示受其它输入端状态影响，使触发器强迫置“1”（或置“0”），当不强迫置“1”（或置“0”）时，
、
都应置高电平。
第二种是时钟脉冲输入端，用来控制触发器翻转（或称作状态更新），用CP表示（在国家标准符号中称作控制输入端，用C表示），逻辑符号中CP端处若有小圆圈，则表示触发器在时钟脉冲下降沿（或负边沿）发生翻转，若无小圆圈，则表示触发器在时钟脉冲上升沿（或正边沿）发生翻转。
第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。
JK触发器的状态方程为
本实验采用74LS112型双JK触发器，是下降沿触发的边沿触发器，引脚排列如图5－3所示。
表5－1为其功能表。
图5－3图5－4
D触发器是另一种使用广泛的触发器，它的基本结构多为维阻型。
D触发器的逻辑符号如图5－4所示。
D触发器是在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态，状态方程为
。
本实验采用74LS74型双D触发器，是上升边沿触发的边沿触发器，引脚排列如图5－5所示。
表5－2为其功能表。
不同类型的触发器对时钟信号和数据信号的要求各不相同，一般说来，边沿触发器要求数据信号超前于触发边沿一段时间出现（称之为建立时间），并且要求在边沿到后来一继续维持一段时间（称之为保持时间）。
对于触发边沿陡度也有一定要求（通常要求＜100ns）。
主从触发器对上述时间参数要求不高，但要求在CP＝1期间，外加的数据信号不容许发生变化，否则将导到触发错误输出。
注：
×——任意态；——高到低电平跳变；——低到高电平跳变
（
）——现态；
（
）——次态——不定态
在集成触发器的产品中，虽然每一种触发器都有固定的逻辑功能，但可以利用转换的方法得到其它功能的触发器。
如果把JK触发器的JK端连在一起（称为T端）就构成T触发器，状态方程为
。
在CP脉冲作用下，当T=0时Qn+1=Qn；T=1时，Qn+1=
。
工作在T=1时的JK触发器称为T'触发器。
T和T'触发器广泛应用于计算电路中。
值得注意的是转换后的触发器其触发方式仍不变。
三、实验内容：
1．测试基本RS触发器的逻辑功能
按图5－1用与非门74LS00构成基本RS触发器，按表5－3要求测试逻辑功能。
记录之。
2．测试双JK触发器74LS112逻辑功能
按表5－4要求改变J、K、CP端状态，观察Q、
状态变化，记录其逻辑功能。
3．测试双D触发器74LS74的逻辑功能
按表5－5要求进行测试，并观察触发器状态更新的是否发生在CP脉冲的上升沿（即由01），记录之。
表5－3表5－4
表5－5
四、实验思考
1.JK触发器和D触发器在实现正常的逻辑功能时
和
应处于什么状态？
姓名班级学号
实验五集成电路计数器、译码和显示
一、实验目的
1．掌握译码器的基本功能和七段数码显示器的工作原理。
2．学习中规模计数器的功能测试方法。
二、实验原理
1．计数器
本实验采用中规模集成计数器74LS193，它是一种可预置的同位同步二进制可逆计数器，引脚如图6－1。
A、B、C、D为预置数输入端，当置数端“LOAD”接入一个负脉冲时，预置数被置入。
清零端CLEAR，高电平有效。
时钟输入端CP＋、CP－分别可使计数器实现加计数和减计数，加计数时，CP－必须接高电平，减计数时CP＋必须接高电平。
输出端QA、QB、QC、QD输出二进制数，“Carry”为进位端，当加数加到1111时发生负进位脉冲。
“BORRW”为借位端，当减数减到0000时发出负借位脉冲。
功能表如6-1所示。
表6-1
图6-1
中规模集成计数器74LS192。
它是一种可预置的BCD可逆计数器，引脚和193完全一致。
但它的输出端QD、QC、QB、QA输出的是BCD码（二一十进制码）。
“Carry”进位端当加数到1001时发出进位负脉冲，“BORRW”借位端，当减数到0000时发出负脉冲。
各引脚功能均与193一致。
2．译码、显示
计数器将时钟脉冲个数按四位二进制输出，必须通过译码器把这个二进制数码译成适用于七段数码管显示的代码。
BCD－七段译码器74LS48的引脚及功能如图6-2，表6-2所示。
表6-2
图6-2
表中A、B、C、D是输入端，输入四位二进制码，a、b、c、d、e、f、g是输出端，和共阴极半导体发光数码管各发光段的阳极引出线相互连接。
称为灭灯输入端，当
=0时，不论A、B、C、D的输入状态如何，译码器的输出a、b、…g均为低电平，显示器各段均不亮，只有
=1时，译码器才根据A、B、C、D的输入状态而译码输出。
实用中可在
端加入占空比不同的脉冲波形，就可改变亮暗的时间间隔。
显示器用七段显示共阴极数码管。
它由七个阴极连在一起的发光二极管组成，当阳极为高电平时，相对应的二极管发光，显示相应的数码。
三、实验内容：
1．检查译码、显示功能。
接通显示器＋5V电源，将四位逻辑电平送入译码器输入端，使输入逻辑电平按四位二进制变化，观察显示器显示的字符与输入逻辑电平的对应关系，并记入表6－3。
2.根据表6-4，验证计数器的清零，置数，加计数，减计数的功能，并填入相应的数据。
表6－3表6-4
序号
译码器输入
显示字形
DCBA
1
0000
2
0001
3
0010
4
0011
5
0100
6
0101
7
0110
8
0111
9
1000
10
1001
11
1010
12
1011
13
1100
14
1101
15
1110
16
1111
四、实验思考
1、总结二进制和BCD加法计数器的功能
姓名班级学号
实验六移位寄存器
一、实验目的
1．掌握中规模四位双向移位寄存器逻辑功能及测试方法。
2．研究由移位寄存器构成的环形计数器和串行累加器工作原理。
二、实验原理
在数字系统中能寄存二进制信息，并进行移位的逻辑部件称为移位寄存器。
根据移位寄存储信息的方式有：
串入串了、串入并出、并入串出、并入并出四种形式，按移位方向有左移、右移两种。
本实验采用四位双向通用移位寄存器，型号为74LS194，引脚排列如图7－1所示，DA、DB、DC、DD为并行输入端；QA、QB、QC、QD为并行输出端；SR为右移串行输入端；SL为左移串行输入端；S1、S0为操作模式控制端；
为直接无条件清零端；CP为时钟输入端。
寄存器有四种不同操作模式：
并行寄存；
右移（方向由QA－QD）；
右移（方向由QD－QA）；
保持。
S1、S0和
的作用如表7－1所示。
表7－1
CP
S1
S0
功能
QAQBQCQD
×
0
×
×
清除
=0，使QAQBQCQD=0，寄存器正常工作时，
=1。
1
1
1
送数
CP上升沿作用后，并行输入数据送入寄存器。
QAQBQCQD=DADBDCDD此时串行数据（SR、SL）被禁止
1
0
1
右移
串行数据送至右移输入端SR，CP上升沿进行右移。
QAQBQCQD=DSRQAQBQC
1
1
0
左移
串行数据送至右移输入端SR，CP上升沿进行右移。
QAQBQCQD=QAQBQCQSL
1
0
0
保持
CP作用后寄存器内容保持不变
1
×
×
保持
移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为数据等。
本实验研究移位寄存器用作环形计数器和串行累加器的情况。
把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图7－2（a）的四位寄存器中，把输出QD和右移串行输入端SR相连接，设初始状态QAQBQCQD=1000，则在时钟脉冲作用下QAQBQCQD将依次变为0100001000011000……，其波形如图7－2（b）所示。
可见它是一个具有四个有效状态的计数器，图7－2（a）电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。
图7－3
累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。
图7－3为累加器原理图。
设开始时，被加数A=AN-1…A0和加数B=BN-1…B0已分别存入N＋1位累加和移位寄存器和加数移位寄存器中。
进位触发器已被清零。
当第一个时钟脉冲到来之前，全加器各输入、输出情况为An=A0、Bn=B0、Cn-1=0、Sn=A0+B0+0=S0、Cn=C1。
在第一个CP脉冲到来后，S0存入累加和移位寄存器最高位，C0存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位，此时全加器输出为Sn=A1+B1+C0=S1、Cn=C1。
在第二个CP脉冲到来后，两个移位寄存器的内容又右移一位，此时全加器的输出为Sn=A2=B2+C1=S2、Cn=C2。
如此顺序进行，到第N＋1个时钟脉冲后，不仅原先存入两个寄存器中的数已被全部移出，且A、B两个数相加的和及最后的进位Cn-1也被全部存入累加和移位寄存器中。
若需继续累加，则加数移位寄存器中需再存入新的加数。
中规模集成移位寄存器，其位数往往以四位居多，当需要的位数多于四位，可把几块移位寄存器用级连的方法来扩展位数。
三、实验内容：
1．测试74LS194的逻辑功能
按图7－4接线，
、S1、S0、SL、SR、DA、DC、DD分别接逻辑开关，QA、QB、QC、QD接电平指示器，CP接单次脉冲源，验证移位寄存器清除、送数、右移，左移，保持等功能，填入表7－2。
图7－4
表7－2
2．循环移位
将实验内容1接线中QD及SR与电平指示器及逻辑开关的接线断开，并将QD与SR直接连接，其它接线均不变动，用并行送数法预置寄存器输出为某二进制数码（如0100），然后进行右移循环，观察寄存器输出端变化，记入表7－3中。
3．累加运算
按图7－3连接实验电路。
、S1、S0接逻辑开关，CP接单次脉冲源，由于逻辑开关数量有限，两寄存器并行输入端DA－DD高电平时接逻辑开关（掷向“1”处），低电平时接地。
两寄存器输出接电平指示器。
（1）D触发器置零
使74LS74的
端为低电平，再变为高电平。
（2）送数
令
=S1=S0=1，用并行送数方法把三位加数（A2A1A0）和三位被加数（B2B1B0）分别送入累加和移位寄存器A和加数移位寄存器B中。
然后进行右移，实现加法运算。
连续输入四个CP脉冲，观察两个寄存器输出状态变化，记入表7－4中。
四、实验思考
1.若进行循环左移，图7-4接线中的SL应与哪位数据输出端相连？
姓名班级学号
实验七（数字部分）秒表设计报告
设计要求：
设计出一个体育比赛中常用的电子秒表，当按下开始按钮后开始计时，用数码管显示时间，当按下停止按钮时，停止计时，当按下清零按钮时，时间清零。
要求用multisim设计其电路，并仿真通过，并完成设计报告
设计所采用的元件清单:
仿真过程所采用的设备清单:
电路原理图及其分析:
1、显示模块
2、计数模块
3、译码模块
4、信号源模块
5、控制模块
仿真结果（截图）
1、未按下开始按钮截图
2、按下开始按钮截图
3、按下停止按钮截图
4、按下清零按钮截图
总结：
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