计算机组成原理第三版课后答案解析.docx

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计算机组成原理第三版课后答案解析

1．1

计算机是一种能自动地、高速地对各种数字化信息进行运算处理的电子设备。

1．2

冯诺依曼计算机体系结构的基本思想是存储程序，也就是将用指令序列描述的解题程序与原始数据一起存储到计算机中。

计算机只要一启动，就能自动地取出一条条指令并执行之，直至程序执行完毕，得到计算结果为止。

按此思想设计的计算机硬件系统包含：

运算器、控制器、存储器、输入设备和输出设备。

各部分的作用见教材：

P10—P12

1．3

计算机的发展经历了四代。

第一代：

见教材P1

第二代：

见教材P2

第三代：

见教材P2

第四代：

见教材P2

1．4系统软件定义见教材：

P12—13，应用软件定义见教材：

P12

1．5见教材：

P14—15

1．6见教材：

P11

1．7见教材：

P6—8

1．8硬件定义见教材：

P9

软件定义见教材：

P12

固件定义见教材：

P13

1．9

1）听觉、文字、图像、音频、视频

2）图像、声音、压缩、解压、DSP

1．10处理程度按从易到难是：

文本图形图像音频视频

2.1各数的原码、反码、补码和移码见下表：

十进制数真值

二进制数真值

原码表示

反码表示

补码表示

移码表示

1）

--35/64

--0.1000110

1.1000110

1.0111001

1.0111010

0.0111010

2）

23/128

0.0010111

0.0010111

0.0010111

0.0010111

1.0010111

3）

--127

--01111111

11111111

10000000

10000001

00000001

4）

小数表示—1

--1.0000000

——

——

1.0000000

0.0000000

整数表示—1

--00000001

10000001

11111110

11111111

01111111

2．2

27/64=00011011/01000000=0.0110110=0.11011×2-1

规格化浮点表示为：

[27/64]原＝101，011011000

[27/64]反＝110，011011000

[27/64]补＝111，011011000

同理：

--27/64=--0.11011×2-1

规格化浮点表示为：

[27/64]原＝101，111011000

[27/64]反＝110，100100111

[27/64]补＝111，100101000

2．3模为：

29=1000000000

2．4不对，8421码是十进制的编码

2．5浮点数的正负看尾数的符号位是1还是0

浮点数能表示的数值范围取决于阶码的大小。

浮点数数值的精确度取决于尾数的长度。

2．6

1）不一定有N1>N22）正确

2．7最大的正数：

011101111111十进制数：

（1－2－7）×27

最小的正数：

100100000001十进制数：

2－7×2－7

最大的负数：

100111111111十进制数：

--2－7×2－7

最小的负数：

011110000001十进制数：

--（1－2－7）×27

2．8

1）[x]补=00.1101[y]补=11.0010

[x+y]补＝[x]补+[y]补=11.1111无溢出

x+y=－0.0001

[x]补=00.1101[--y]补=00.1110

[x－y]补＝[x]补+[--y]补=01.1011正向溢出

2）[x]补=11.0101[y]补=00.1111

[x+y]补＝[x]补+[y]补=00.0100无溢出

x+y=0.0100

[x]补=11.0101[--y]补=11.0001

[x－y]补＝[x]补+[--y]补=10.0110负向溢出

3）[x]补=11.0001[y]补=11.0100

[x+y]补＝[x]补+[y]补=10.0101负向溢出

[x]补=11.0001[--y]补=00.1100

[x－y]补＝[x]补+[--y]补=11.1101无溢出

X－y=－0.0011

2．9

1）原码一位乘法|x|=00.1111|y|=0.1110

部分积乘数yn

00.00000.1110

+00.0000

00.0000

00.000000.111

+00.1111

00.11110

00.0111100.11

+00.1111

01.011010

00.10110100.1

+00.1111

01.1010010

00.11010010

Pf=xf⊕yf=1|p|=|x|×|y|=0.11010010

所以[x×y]原=1.11010010

补码一位乘法[x]补=11.0001[y]补=0.1110[--x]补=11.0001

部分积ynyn+1

00.00000.11100

00.000000.1110

+00.1111

00.11110

00.0111100.111

00.00111100.11

00.000111100.1

+11.0001

11.00101110

[x×y]补=11.00101110

2）原码一位乘法|x|=00.110|y|=0.010

部分积乘数yn

00.0000.010

+00.000

00.000

00.00000.01

+00.110

00.1100

00.011000.0

+00.000

00.011000

00.001100

Pf=xf⊕yf=0|p|=|x|×|y|=0.001100

所以[x×y]原=0.001100

补码一位乘法[x]补=11.010[y]补=1.110[--x]补=00.110

部分积ynyn+1

00.0001.1100

00.00001.110

+00.110

00.1100

00.011001.11

00.0011001.1

所以[x×y]补=0.001100

2．10

1）原码两位乘法|x|=000.1011|y|=00.00012|x|=001.0110

部分积乘数c

000.000000.00010

+000.1011

000.1011

000.0010110.000

000.0000101100.0

Pf=xf⊕yf=1|p|=|x|×|y|=0.00001011

所以[x×y]原=1.00001011

补码两位乘法[x]补=000.1011[y]补=11.1111[--x]补=111.0101

部分积乘数yn+1

000.000011.11110

+111.0101

111.0101

111.11010111.111

111.1111010111.1

所以[x×y]补=111.11110101x×y=--0.00001011

2）原码两位乘法|x|=000.101|y|=0.1112|x|=001.010[--|x|]补=111.011

部分积乘数c

000.0000.1110

+111.011

111.011

111.110110.11

+001.010

001.00011

000.100011

Pf=x⊕yf=0|p|=|x|×|y|=0.100011

所以[x×y]原=0.100011

补码两位乘法[x]补=111.011[y]补=1.001[--x]补=000.1012[--x]补=001.010

部分积乘数yn+1

000.0001.0010

+111.011

111.011

111.1110111.00

+001.010

001.00011

000.100011

所以[x×y]补=0.100011

2.11

1）原码不恢复余数法|x|=00.1010|y|=00.1101[--|y|]补=11.0011

部分积商数

00.1010

+11.0011

11011010

11.1010

+00.1101

00.01110.1

00.1110

+11.0011

00.00010.11

00.0010

+11.0011

11.01010.110

01.1010

+00.1101

11.01110.1100

+00.1101

00.0100

所以[x/y]原=0.1100余数[r]原=0.0100×2—4

补码不恢复余数法[x]补=00.1010[y]补=00.1101[--y]补=11.0011

部分积商数

00.1010

+11.0011

11.11010

11.1010

+00.1101

00.01110.1

00.1110

+11.0011

00.00010.11

00.0010

+11.0011

11.01010.110

10.1010

+00.1101

11.01110.1100

+00.1101

00.0100

所以[x/y]补=0.1100余数[r]补=0.0100×2—4

2）原码不恢复余数法|x|=00.101|y|=00.110[--|y|]补=11.010

部分积商数

00.101

+11.010

11.1110

11.110

+00.110

00.1000.1

01.000

+11.010

00.0100.11

00.100

+11.010

11.1100.110

+00.110

00.100

所以[x/y]原=1.110余数[r]原=1.100×2—3

补码不恢复余数法[x]补=11.011[y]补=00.110[--y]补=11.010

部分积商数

11.011

+00.110

00.0011

00.010

+11.010

11.1001.0

11.000

+00.110

11.1101.00

11.100

+00.110

00.0101.001

+11.010

11.100

所以[x/y]补=1.001+2—3=1.010余数[r]补=1.100×2—3

2．12

1）[x]补=21101×00.100100[y]补=21110×11.100110

小阶向大阶看齐：

[x]补=21110×00.010010

求和：

[x+y]补=21110×（00.010010＋11.100110）＝21110×11.111000

[x-y]补=21110×（00.010010＋00.011010）＝21110×00.101100

规格化：

[x+y]补=21011×11.000000浮点表示：

1011，11.000000

规格化：

[x-y]补=21110×00.101100浮点表示：

1110，0.101100

2）[x]补=20101×11.011110[y]补=20100×00.010110

小阶向大阶看齐：

[y]补=20101×00.001011

求和：

[x+y]补=20101×（11.011110＋00.001011）＝20101×11.101001

[x-y]补=20101×（11.011110＋11.110101）＝20101×00.010011

规格化：

[x+y]补=21010×11.010010浮点表示：

1010，11.010010

规格化：

[x-y]补=21010×00.100110浮点表示：

1010，00.100110

2．13

见教材：

P70

2．14

1）1.0001011×26

2）0.110111*×2-6

2．15

1）串行进位方式

C1=G1+P1C0G1=A1B1，P1=A1⊕B1

C2=G2+P2C1G2=A2B2，P2=A2⊕B2

C3=G3+P3C2G3=A3B3，P3=A3⊕B3

C4=G4+P4C3G4=A4B4，P4=A4⊕B4

2）并行进位方式

C1=G1+P1C0

C2=G2+P2G1+P2P1C0

C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0

2．16

参考教材P6232位两重进位方式的ALU和32位三重进位方式的ALU

2．17

F3F2F1F0

74LS1814位ALU

Cn+4Cn

MS3~S0A3B3A2B2A1B1A0B0-

“1”

F3F2F1F0

74LS1814位ALUCn

Cn+4“1”

A3B3A2B2A1B1A0B0-

3.1见教材：

P79

3．2见教材：

P83

3．3与SRAM相比，DRAM在电路组成上有以下不同之处：

1）地址线的引脚一般只有一半，因此，增加了两根控制线RAS、CAS，分别控制接受行地址和列地址。

2）没有CS引脚，在存储器扩展时用RAS来代替

由于引脚的限制，要分开接收行地址和列地址。

3．4见教材：

P88

3．5

1）（220×16）/（217×16）=23=8

2）（128k×16）/（16k×8）=8×2＝16

3）16×8=128，CPU通过译码与片选方式选择模块板。

D0……D15

CS

同左

3:

8

译

码

器

A14A15A16A0……A13A17A18A19

CPU

……

16k×8×2

CS

Y0Y1……Y6Y7

3:

8译码器

……

……

……

3.6

（1）芯片1K×4位，片内地址线10位（A9--A0），数据线4位。

芯片总数为：

（16K×16）/（1K×4）=16×4＝64片

（2）存储器容量为16K，故地址线总数为14位（A13─A0），其中A13A12A11A10通过4：

16译码器产生片选信号CS0─CS15。

（3）刷新信号周期为：

2ms/64=31.3us。

（4）若用集中式刷新，则刷新一遍用64个读/写周期。

死时间率为：

64×0.1/2×1000=0.32%。

ROM：

16K

空：

8K

RAM：

40K

（1）0000H

3FFFH

4000H

5FFFH

6000H

FFFFH

（2）CPU与芯片连接如图所示：

3．8

1）可采用多体交叉存储器或高速缓冲存储器来实现。

2）可参考P109图3－20

3．9

1）虚拟地址格式：

2912110

页面号（18位）

页内地址（12位）

虚拟地址30位

2）物理地址格式：

2112110

页号（10位）

页内地址（12位）

物理地址22位

3）页表的长度为：

1GB/4KB=256K

3．10

1）程序运行的时间不相等,第一种情况的运行时间要大于第二种情况的运行时间。

2）假设运行一条指令的时间为4T

在四体交叉存储器中第一次取6条指令的时间=4T+5T=9T，以后均为8T。

重复执行80次的时间=79×8+9T=641T

在四体交叉存储器中第一次取8条指令的时间=4T+7T=11T，以后均为8T。

重复执行60次的时间=59×8+11T=483T

3．11

M（x）=x1+x0=0011

M（x）x3=x4+x3=0011000

G（x）=x3+x+1=1011

M（x）x3/G（x）=0011000/1011=0011+101/1011

M（x）x3+R（x）=0011000+101=0011101

海明码是：

0100011

4.1

1.见书P133

2.见书P134

3.见书P136

4.见书P136

5.见书P137

6.见书P149

7.见书P141

8.见书P142

9.见书P147

10.见书P154

4.2

1.寄存器直接

2.寄存器间接

3.立即数

4.直接

5.相对、基址、变址

4.3寻址方式分为：

指令寻址方式和操作数寻址方式

操作数寻址方式可分为：

（1）隐含寻址

（2）立即寻址Data=D

（3）寄存器寻址Data=（R）

（4）寄存器直接寻址EA=R

（5）存储器直接寻址EA=A

（6）寄存器间接寻址EA=（R）

（7）存储器间接寻址EA=（D）

（8）相对寻址EA=（PC）+D

（9）基址寻址EA=（R）基址+D

（10）变址寻址EA=（R）变址+D

（11）复合寻址方式

•相对间接寻址EA=（（RC）+D）

•间接相对寻址EA=（PC）+（D）

•变址间接寻址EA=（（R）+D）

•间接变址寻址EA=（R）+（D）

•基址+变址寻址EA=（R）基址+（R）变址+D

4.4参见书P154。

4.5不合理。

因为浪费了存储空间。

4.6256-K-L条

4.7双操作数最多可拥有的指令数为255条，单操作数最多可拥有的指令数为63条，无操作数最多可拥有的指令数为64条。

4.8变址寻址方式的访存有效地址是：

02B0H+001FH=02CFH

变址寻址方式的访存有效地址是：

3A00H+001FH=3A1FH

4.9参见书P156。

4.10指令格式及寻址方式的特点为：

（1）操作码字段为4位，可指定16种操作，即16条指令；

（2）单字长（16位）两地址指令；

（3）操作数存放于两个寄存器中，是RR型指令，这种指令结构执行速度快；

（4）每个操作数可以指定8种寻址方式；

（5）该指令格式的寻址方式可以是寄存器直接寻址和寄存器间接寻址。

4.11参见书P157。

4.12某计算机字长为16位，主存容量为640K字，采用单字长单地址指令，共有80条指令。

试用直接、间接、变址、相对四种寻址方式设计指令格式。

解：

80条指令需占用操作码字段（OP）7位，寻址模式（X）2位，形式地址（D）7位。

其指令格式如下：

1598760

OP

X

D

寻址模式模式定义如下：

X=00直接寻址有效地址为：

EA=D（27）

X=01间接寻址有效地址为：

EA=（D）（64K）

X=10变址寻址有效地址为：

EA=（R）+D（27）

X=11相对寻址有效地址为：

EA=（PC）+D（27）

其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，可采用交错相加的方式来产生有效地址。

其最大的寻址空间可达216+7=223〉220〉640K，故满足题目要求。

4.13操作码的第0位和第1位组成4种不同的编码，分别代表不同字长的指令：

00代表字长为1字节的指令；

01代表字长为2字节的指令；

10代表字长为3字节的指令；

11代表字长为4字节的指令。

每取出一个字（32位）时，根据该字的第0位和第1位可判断出这个字中的第一条指令包含多少字节，假如它包含n个字节。

然后看第n+1个字节的前两位，得出这个字中第二条指令包含多少字节，以此类推，可知这个字中包含的指令条数。

4.14RS型指令中，64种操作需占用操作码字段（OP）6位，16个通用寄存器需占用4位，剩余地址码部分22位，故RS型指令的最大存储空间是32+22=54位。

4.15清除R2可采用下面任意一条指令：

指令功能说明

（1）ADDR0，R0，R2R2（R0）+（R0）

（2）SUBR2，R2，R2R2（R2）-（R2）

（3）ADDR0，imm（0），R2imm（0）为立即数0，

R2（R0）+0

4.16

1.对。

2.错。

选用使用频度高的一些简单指令以及很有用但不复杂的指令。

3.错。

只是相对CISC机要简单一些。

4.错。

有乘、除指令和浮点运算指令。

4.17参见书P159。

5.1

1.见书P166

2.见书P169

3.见书P169

4.见书P169

5.见书P169

6.见书P171

7.见书P171

8.见书P171

9.见书P191

10.见书P191

5.2

1.控制器

2.栈顶指示器

3.指令寄存器

4.指令计数器

5.水平、垂直

6.水平、垂直

7.控制存储器EPROM

8.同步控制

9.组合逻辑控制器

10.200ns延长机器周期或局部控制

5.3

1.通用寄存器

2.AX或AL

3.状态寄存器中的ZF

4.状态寄存器中的OF

5.CX

6.IP

7.SP

8.IR

9.指令译码器

10.AC

5.4参见书P165~168

5.5参见书P189

5.6数据通路如下图所示。

其中，PC为程序计数器，本身具有加1的功能。

各部件可通过单总线相互连接起来，数据传送方向由箭头表示。

5.7指令周期流程图如下所示：

5.8节拍脉冲T1，T2，T3的宽度实际上等于时钟脉冲的周期或是它的倍数。

由此，T1=T3=20ns，T2=40ns,所以主脉冲源的频率应为f=1/T1=50MHZ.

根据时序信号关系，T1，T2，T3三个节拍脉冲的逻辑表达式如下：

T1=C1C2T2=C2T3=C1

T1用与门实现，T2和T3则用C2的Q端和C1的Q端加非门实现，其目的在于保持信号输出延迟时间的一致性并与环形脉冲发生器隔离。

时序产生器逻辑图如下图所示：

5.9采用循环移位寄存器形式。

当总清信号CLR使触发器C4置“1”时，门3打开。

第一个正脉冲φ通过3使触发器C1-C3清“0”。

由于时钟源输出10MHz（脉冲宽度100ns），经过半个主脉冲周期（50ns）的延迟，触发器C4由“1”状态翻到“0”状态，再经过半个主脉冲周期的延迟，第二正脉冲的上升沿作移位信号，使触发器C1-C3变为“100”状态，此后第二个φ，第三个φ连续通过门2成移位信号，相继变为“110”，“111”状态。

当C3变为“1”状态时（对应第4个正脉冲），其状态反映到C4的D端，因而在第4个正脉冲下沿将C4置“1”，门3复又打开，第5个正脉冲通过门3又形成清“0”脉冲，将C1—C3清零，于是下一个循环再度开始。

T1—T4是四个输出节拍脉冲。

根据已知条件，其译码逻辑表达式为：

T1=C1C2T2=C2C3T3=C3T4=C1

这四个脉冲是等间隔宽度的脉冲，每个脉冲宽度为16.7ns。

时序产生器逻辑图如下图所示：

5.10

（1）主频为66MHz，所以，主频周期=1/66MHz=0.015us，

故一条指令执行