单端正激变换器中设计同步整流的内容.docx
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单端正激变换器中设计同步整流的内容
单端正激变换器中设计同步整流的内含
同步整流是改善DC/DC变换器效率的一个共用技术，特别对低压输出大电流输出，同步整流的控制在正激电路中可以有不同的方法，从自偏置到完整的控制技术，多数已有的控制技术都容许同步整流MOSFET的体二极管在短时间内传导电流，这样就会降低效率。
本设计展望的焦点就是用一种新的控制技术，以消除体二极管参与同步整流，并从一个30W谐振复位正激变换器的实践完成本篇论文。
Ⅰ简介：
正激变换器传统用于低输出电压的DC/DC变换器，亦即通讯用的输入电压范围36~75V。
选择这个拓扑的理由是只用单一初级开关，且开关接参考地，并且有几种变压器复位方法。
控制环的动态特性也好，可用扩展标准降压变换器的控制方法来很好地理解。
虽然正激拓扑已经相当普及。
但它还是有些局限，随着输出电压的减少，效率也就受到整流损耗的限制。
整流损耗，实际上即整流器在输出负载电流时的正向压降损耗。
因为变换器占主导地位的损耗，产生在低压大电流输出应用时，虽然肖特基二极管技术有了很大改进，但还是同步整流才能提供更高的效率。
功率MOSFET的制造已经由小型封装的低压器件的极低的导通电阻做了回答。
已有3mΩ导通电阻的MOSFET适应同步整流用。
这样如何控制好同步整流即是设计师的主要决定。
Ⅱ用二极管整流的正激变换器
A,变压器复位选择
在讨论同步整流之前，看看用二极管整流的正激变换器是有意义的，正激拓扑基本的功率级示于图1。
图1
这里有几种可能的复位方法示于图2，这就是a.谐振复位b.R-C-D箝制及c.第三绕组复位。
这些技术都是要使变压器磁化电流在主开关Q1关断时复位。
方法及磁化电流幅度复位是不同的。
通过谐振电容的反向磁化电流幅度起始要等于Q1的Coss加上DF的结电容。
该负向值要等于峰峰磁化电流的一半。
R-C-D箝位与之非常相似，除非它是箝制电压，其能驱动变压器的反向磁化电流。
因此，在R-C-D箝制中，磁化电流将在正、负峰值之间循环，而不必让其磁化电流一半的峰-峰值相等。
传统的第三绕组复位技术，磁化电流首先由其复位到0，但在磁化电感及Q1的Coss之间的谐振将驱动磁化电流的反向，该反向的磁化电流将在同步整流工作于正激拓扑时起到重要作用。
在R-C-D箝位的正激变换器中，初级MOSFETQ1的源漏电压波形及变压器磁化电流波形示于图3。
图3
两个时段内的实际状态让我们感兴趣。
第一个时段从t1到t2，此刻变压器漏感与初级侧的电容谐振。
其次时段从t5到t0。
在t1初级MOSFET漏电压达到输入电压。
在此时，二次侧电流流过正向二极管DF，并且变压器初级及次级绕组两者都是0电压。
t1之后，回流DR开始导通流过电流，且DF中的电流开始减小，所以整个流过两二极管的电流等于电感电流，随着DR开始流过电流，变压器二次侧因两二极管都导通而短路。
因其二次侧绕组短路，在变压器漏感与初级侧电容谐振期间，其磁化电流是恒定的。
由于此谐振，变压器初级电流从磁化电流的峰值加上折算的电感电流减小至磁化电流峰值。
二次侧电流从峰值电感电流减至基本上为零。
由于初次级电流在谐振期间的变化，在初级侧MOSFET漏电压上看起来，如同电流从DF转至DR在半个谐振期间完成。
在t2时刻DF上的电压开始谐振，而DF则被反向偏置。
换种方法说，整流器之间的电流传输是由整个变换器的漏感及初级电容控制的。
由二次侧来看，这就在初级边的栅驱动信号及跨过DF的谐振电压之间增加了一个延迟。
详细研究一下从t5~t0的时间间隔是非常重要的。
特别是在正激拓扑中使用同步整流时，正如前面所述，变压器在此时刻有一个负向磁化电流，也即电流从图1中打点端子处流出。
识别这一点，即初级侧此电流不能流出，而磁化电流就必须在二次侧通过DF流出。
在t5时，初级侧开关漏电压已谐振到输入线路电压值，并被正向二极管箝制，可流过磁化电流。
因此，正向二极管导流磁化电路，在此关注的时间间隔内，直到初级侧MOSFET在t0时再次导通。
初级侧MOSFET漏极电压及变压器磁化电流的实验波形示于图4。
图5展示出变压器初级，次极电流波形与初级MOSFE源漏电压波形。
图4图5
A．整流器反向恢复及导通损耗
在Q1开始导通之前，电感电流通常系经DR流过，其结电容储存充电电荷，由于该电荷不能立即移去，因此阳极到阴极的电压仍将在Q1导通时一样存留，输入电压加在变压器漏感上，而且DR中电流会减少，减少速率取决于输入电压及漏感值。
输入电压幅度及变压器漏感决定了DR中的DI/DT因此，也就决定了DR的反向恢复时间。
DR中储存电荷移去之后，变压器漏感与DR的结电容谐振。
正向二极管也表现出反向恢复特性，这出现在图3中的t2时刻，电流从DF传至DR之后立即出现。
如早期讨论的，DF及DR中的DI/DT系由变压器漏感与初级侧电容所决定。
由于正向二极管DF中电流会衰减到0。
所以DI/DT幅度会减小，这使得DF的反向恢复损耗少于DR的损耗，肖特基二极管天然具有极好的反向恢复特性。
且当其用于DF时，反向恢复将不用给予考虑，但是当用了MOSFET放于DR及DF处时，其体二极管的拙劣的反向恢复特性就会变得非常明显。
Ⅲ自驱动同步整流
自驱动方式是最简单的同步整流驱动方式。
图示于图6中。
两个二极管DF及DR由MOSFETQF及QR取代。
在自驱动技术中，变压器二次侧电压用于驱动同步整流元件QF及QR的栅极。
在图6中，虽然没有展示出，但在变压器的二次侧可以用独立的绕组去驱动正向同步整流的QF或回流的同步整流的QR，这可通常用与初级绕组的不同匝数比的绕组做为栅驱动绕组。
这种方法适用于输出电压更高的场合。
图6
A．对谐振复位正激的自偏置同步整流的评价及折扣
图7给出谐振复位正激自驱动同步整流工作于连续导通型的波形图，画出QF、QR的源漏电压的工作波形，同时给出初级侧MOSFET的源漏波形。
第一个问题：
对自驱动同步整流即是QF、QR的两个体二极管的导通间隔。
在最佳导通状态下，谐振式复位将出现在初级侧MOSFETQ1进入关闭时，在输入低线时，Q1漏电压在Q1再次导通前刚好回到输入电压值处。
在输入低线处，变换器会工作在最大占空比DMAX状态，假设变换器设计于2：
1的输入变化范围，占空比反比于输入线路电压，这样占空比在高端线路输入时将是0.5DMAX。
在谐振复位的变换器中，复位时间间隔在整个线路变化范围内是不会变化的。
也就是说该时间间隔是0.5DMAX。
这就很清晰，在传统最大50%占空比时，该时间间隔最大只能是25%的开关周期。
再观看图7，在此糟糕的时间间隔内，QF及QR的体二极管处于导通状态，正向整流MOSFET为导通流过折算到二次侧的负向磁化电流。
此刻回流的MOSFET正携带着电感电流与正向MOSFET电流之差值电流。
QR的体二极管的导通在如此长时间的间隔是非常不希望有的，这将使损耗大增。
还有，由于体二极管携带大电流，在初级边MOSFETQ1关断时，其反向恢复时间将会很严重。
正向的MOSFET还将在此时间间隔内因为体二极管流过磁化电流，也会增加导通损耗。
当然，由于磁化电流通常要比负载电流小得多，这项损耗与回流开关相比不是很太大。
第二个问题：
对于自驱动同步整流，即是在线路电压变化范围内RDS（ON）的变化。
低压MOSFET适合于自驱动同步整流，其导通电阻RDS（ON）系对应VGS=4.5V，最大栅压允许为±20V。
整流的同步用QF的栅由正比于线路电压的某一电压驱动，而回流的MOSFET的栅由变压器复位期间的一个恒定电压驱动，设计师必须选择一个合适的匝比NP/NS给主功率变压器。
以便在低端时足以驱动整流的MOSFET。
使之达到低线的欧姆值范围。
设计的折衷出现在高端线路，此时，它可能超出整流用MOSFET的最大栅源电压范围。
对于标准通讯用输入范围的36V~75V；合理的选择应是大约6：
1，在低线这将给出6VVGS以驱动整流的MOSFET，在高线时，它增至大约12.5V。
一个MOSFET的实验数据展示出其RDS（ON）在此VGS范围内的变化，对一些MOSFET这个变化会超过10%以上，如果变压器匝比NP/NS高于6：
1，RDS（ON）的变化还会更高，因为RDS（ON）在栅压低于6V时会显著增大。
在自驱动同步整流中，同步整流用MOSFET的栅系直接从变压器驱动。
使同步整流器导通或关断的能量直接来自线路。
驱动整流的同步整流器的平均电流正比于开关频率，正比于栅源电压。
因此，超过2：
1的输入线路电压的变化其平均驱动电流也将会按2：
1变化。
由于回流的同步整流器由恒定栅压驱动，因此在整个线路变化范围内，充电用平均电流也基本上是恒定的。
使用自驱动同步整流以取代二极管整流器的另一个缺点是谐振复位电路的加载。
图8（a）示出谐振电路的电容，图8（b）示出等效谐振电容与电感。
（折算至初级侧的）。
在复位时间间隔内，QF的VDS是半正弦的电压，它可看作QR栅源电容及QF的Coss一起作负载的谐振复位电路。
此负载的净效果是加大了复位时间间隔，假设变压器磁化电感保持恒定，如果在加上自驱动同步整流之后，仍需保持其恒定，磁化电感就不得不减小，它将是短的复位时间内的结果，于是会产生更高的峰值复位电压。
减小磁化电感还将增加循环损耗，会有更多的能量存在变压器中。
Ⅳ控制驱动同步整流
在研究了自驱动同步整流技术之后，我们来关注控制驱动的同步整流，控制驱动的同步整流技术比自驱动通常要复杂一些。
当然，控制驱动技术能克服自驱动技术的所有局限，消除体二极管导通，使用精确时间控制电路可减小反向恢复损耗，更进一步，栅驱动电压可设置在最佳电平以使RDS（ON）最小。
以及将栅驱动也减至最小，栅驱动电压可由线路电压独立地调整稳定。
所有这些都来自增加控制复杂程度后的成本提升。
了解了自驱动同步整流的局限，开始画出同步整流栅驱动所希望的波形，并给出可能的控制信号。
图9示出两个同步整流的栅-源电压，漏-源电压。
同时给出初级侧MOSFET的源漏电压及PWMIC的控制信号。
注意：
PWM控制信号为初级侧为初级侧及次极侧两者。
它们在图9中没有差别。
为什么驱动整流的同步整流MOSFETQF要用PWM信号，而驱动回流MOSFETQR用PWM的倒相信号？
答案在于：
首先在PWM控制信号和功率级电压，电流变化之间有时间间隔。
当PWM控制信号在二次侧出现时，比功率级电压，电流的变化要提前很多时间。
当然，如果PWM控制信号以初级侧时间参考，它也必须跨过隔离边界。
且取决于它如何从初级传输至次极。
结果是二次侧信号可能早到，也可能延迟到达。
还有，如前所述，它可能成为两个同步整流MOSFET通道所希望的时间间隔。
但不幸的是，我们需要两个栅驱动信号之间有些重叠。
当两个整流元件导通时。
该时间间隙也会随线路电压及寄生电容及电感的变化而改变。
可能的最佳解决变法就是使用功率级信息来决定何时整流MOSFET导通。
检查图9，紧靠QF即将导通，此刻实际其源漏电压已经到0V。
这就允许磁化电流从体内通道流过，替代了体二极管，消除了体二极管的功耗，如果QF此时导通，在初级侧MOSFETQ1导通时，它仍旧导通，而QF的关断，则与Q1的关断同步进行。
QR的控制需要与被整流的变压器电压同步。
随着由QF整流的变压器电压降到0V，QR需尽快地导通。
最理想的就是QR的栅源电压立即达到开启阈值。
而且QR的源漏电压尽快降到0。
这就使得QR的体二极管仅导通极短的时间。
而QR的关断则处于非常不同的状态。
在自驱动技术中，QR的通道关断系随QF的源漏电压谐振到QR阈值电压以下时动作的，流过QR通道的电流现在必须通过体二极管，而此时Q1导通，会有一个较大的反向恢复损耗，用控制驱动法做同步整流其目标就是要用有源控制QR关断的方法来减小体二极管的导通时间。
Ⅴ控制驱动法的实现
为减小导通损耗及反向恢复损耗，同步整流需要精确的时间控制电路，虽然已有几种方法来产生控制信号，我们现在采用一种从反馈系统来有源控制的栅驱动信号的定时系统。
其关键优点在于该电路将根据元件状态的变化来特别调节同步整流MOSFET中的不可控的电容。
时间的延迟及温度变化对MOSFET阈值的影响都可以根据反馈环来校正。
为控制栅躯动的时间，在图10中使用了可调延迟的电路，该延时电路包含三个主要元件，一个延迟线，一个乘法器及一个逻辑与门电路。
到延迟线的输入信号是相对每个延迟元件都延迟几个纳秒的信号。
为了产生控制导通的延迟，乘法器选择了使输出信号延迟的元件，最后与门确定延迟加到驱动导通的上升沿。
从IN到OUT的延迟控制由数字控制总线来执行，数字总线加到乘法器的地址输入上。
相反地，如果控制总线设置全部为0，则从IN到OUT的延迟就为0，即没有延迟。
几种不同的延迟时间可以设定，给出几种开启延迟时间，关闭延迟时间，或对称的开启及关断延迟。
注意看图10中是一个电压检测电路及数字控制器，为执行不同的延时设置，会用不同的电压检测电路及数字控制器。
A．控制驱动QR的执行方案
控制驱动电路的设计从回流的MOSFETQR开始。
随着其源漏电压降到零，它将立即被关断。
一种实现它的简单方法就是用比较器检测QR的源漏电压过零时间，用这种方法的问题在于通过比较器，逻辑电路及栅驱动的延迟会产生出来，这要给予考虑。
即使非常快的电路，延迟总量也会有50ns或更多。
此期间体二极管会导通，并增加大的导通损耗，从检测降落的源漏电压到MOSFET导通时，一个逻辑回应的固有时间延迟可以用从最后一个开关周期得到的信息处理，去预置下一次的MOSFET的导通。
在此预期方法中，MOSFET的栅压开始在其源漏电压降落之前就增加。
此期间让栅压提前动作，在源漏电压降下时其即导通，而体二极管决不会导通。
图11展示出控制电路可实现QR的导通及关断。
它使用了两个乘法器，两个记数器，一个延迟线及控制MOSFET导通及延迟的胶合逻辑，因此消除了体二极管的导通。
电路的描述从MOSFET的开启延迟开始。
PWM控制信号驱动初级侧MOSFETQ1，同时加到延迟线。
当电源第一次启动，则LOAD输入到记数器为高电平，它设置了开启延迟的计数器为全部是1（高电平），而设置了关断延迟计数器全部为零（低电平），随着计数器开始记数，从控制电路的输出到栅驱动的结果之间为最大的导通延迟及最小的关断延迟。
随着延迟设置了这些数值，QR体二极管将会导通，反馈环路也将开始调节延迟，使之实现最小的体二极管导通，图12（a）和（b）展示出QR在导通期间的栅源和漏源电压，图12（a）展示在QR导通时延迟太长的电路，而图12（b）展示出最佳延迟时间。
调节关断延迟，用一个或门在一个大约2V输入阈值，来检测QR的栅源电压和漏源电压两者是否都为低电平时的状态，从或门出来的高电平指示控制器，告之延迟时间太长，控制器就会在下一个开关周期减少延迟。
或门输出被锁存、倒相并送至开启延迟计数器的UP/DOWN输入端，该信号告诉计数器向上记数或向下记数。
如果或门输出为高电平，则记数器向下记数，减少延迟时间。
而或门为低电平输出时，计数器向上记数，则增加延迟时间。
计数器并有效地保持该延迟信息给下一个工作周期。
反馈环会调节开启延迟使之缩短，直到或门没有更长的输出脉冲，当计数器工作在恒定负载和线路电压时，对下一个周期的开启延迟将稍微有些加长，或门将给出高输出脉冲，延迟将会缩短，在这种方式中，电路会在两个延迟时间之间抖动，一个长一些，另一个就会接近最佳状态。
关断控制器工作在与开启控制器非常相似的管理方式。
不同之处在于电压检测电路及计数器的记数方向。
当体二极管导通时，用一高速比较器检测。
为了更加精确，一个比较器用于检测体二极管导通，去替代或门，在开启的期间，电流正从整流MOSFET向回流MOSFET换向，电流的DI/DT非常高，QR的源漏电压上通常可看到其震铃。
如果用一个比较器检测体二极管在QR导通期间的体二极管状态，由于源漏电压的振铃，可能会出现误触发。
在QR关断期间，通过QRMOSFET器件的电流是恒定的。
该电流或者通过其通道或者通过其体二极管。
在关断时，仅有非常小的振铃，比较器用来改善精度，比较器的阈值必须比先前的MOSFET通道导通时的误触发值更负向一点。
在通道导通期间，源漏电压大约等于ILOAD*.RDS（ON），并规定了噪声。
比较器阈值设置在大约-300mV。
比较器比较QR的源漏电压与此设置阈值，从比较器出来的高电平指示给控制器，系体二极管在导通，延迟时间需要增加，这与开启局面精确对应。
因为关断延迟记数设置在起始时全部为0。
图13（a）和（b）示出QR关断波形及比较器的输出。
图13（a）示出当延迟设置太短时电路的工作状态。
图13（b）示出最佳延迟状态。
由于在QR导通中，关断延迟在某一值处处于抖动状态，这就是太长以及最佳值的两个状态。
问题出现：
开启延迟及关断延迟可否设置的短些，这是否会造成交叉导通，问题在于仔细地研究比较器的特性，及延迟线的每个元件的延迟，比较器仅能响应差分输入电压，此电压仅在转换间隔结点上有足够的时间总量才会存在。
假定比较器可以检测出体二极管导通用5ns时间。
在下一个周期内，延迟即可调节，用延迟线上一位数码去减少体二极管的导通。
当然，比较器也不会去响应下一个周期体二极管的导通，因为它在延迟线的每个元件上大约减少5ns的延迟时间。
关键防止交叉导通的措施是设置的每个元件的延迟要比比较器可检测的最小脉宽要少。
B,控制驱动QF的执行
正向整流的QF的控制和回流元件QR很不一样。
一个主要的区别是：
其目标是在变压器复位后即将QF开启，它独立于PWM控制信号的上升沿和下降沿，它不同于回流的MOSFET。
此处，目标只不过是调节PWM控制器信号的上升沿及下降沿的时间，以减少QR体二极管的导通时间，并使之最小化。
了解该目标是在变压器复位后要将QF导通，一个好的起始点就是图14所示出的使QF导通所需的电路。
首先，一个高速体二极管比较器用于检测QF开始导通时的体二极管，它在变压器复位时间间隔结束时发信号，偏巧如图15所示，这个比较器还将检测出的初级侧MOSFETQ1关断后令其体二极管正好导通。
使用该比较器仅单独为开启QF，并确保在Q1进入关断的时间。
这样变压器将绝不容许复位。
为防止这一点，用一个低速比较器检测QF的源漏电压升至2.5V。
当QF源漏电压升过2.5V时，设置了一个预置锁存调节，它将使高速体二极管比较器能输出工作。
在QF源漏电压降过-300mV的体二极管比较器阈值，QF就立刻导通，并设置QF的控制锁存。
在高速比较器输出变成高电平。
预置锁存即刻复位，开启电路在下次导通事件中就处在恰当状态。
从体二极管比较器检测出体二极管的导通固有延迟期间，到QF导通的通道，体二极管传导变压器的磁化电流。
虽然在此间隔内，在QF体二极管有导通损耗，但与之相比，这已是QF遇到的最小的损耗。
如果QF在此糟糕的时间间隔还保持关断的话。
为完全消除这个损耗，用一个相同的预先控制的方案，用来开启QR，虽然这在理论上是可以的，但实际上会相当困难，因为此处没有PWM控制信号的脉冲沿存在，此时系变压器完全复位的状态。
一个输出起始设置在零的计数器控制着关断电路。
采用将计数器输出全部设置为0，也即在PWM控制信号的下降沿及QF的栅源电压之间实际上为零延时，结果QF的栅源电压，QR的漏源电压以及与门输出的三个波形示于图16（a）。
QF关断电路中的与门更多的作用如QR开启控制电路中的或门，给一个命令到计数器，以直接令计数器向上或向下记数。
在QF的关断电路的情况，一个高电平从与门直达计数器以便在下个周期中向上记数。
当计数器为下个周期增加一个记数值，则PWM控制器的下降沿与QF的栅源电压之间的延迟就会增加，从与门的输出脉冲就会变窄，这个反馈影响将持续到QF的栅源电压和QR的漏源电压能够同步。
当延迟最佳化时，波形示于图16（b）。
如在QR控制执行电路中所描述，电路将会在两个延迟值之间抖动，一个是最佳值，而另一个比最佳值略长一些。
Ⅵ原型电路
一个原型变换器设计验证了该理论的预期，测试变换器的工作状态从36V~75V输入线路，变为2.5V12A输出，变换器的方框电路示于图17。
工作频率固定在500KHg，它由二次侧电压型控制器控制，用谐振复位方式来复位功率变压器，试验板设计为自驱动同步整流及控制法驱动同步整流两种方案，然后进行调查研究。
二次侧控制电路的方框图示于图18。
从功率级来的信号示于左边，这是从3.3V到0V的电平移动的逻辑。
功率级信号输入到Altera公司的MAX7000A型电子编程逻辑器件（EPLD）。
它可包含该同步整流用的全部控制逻辑。
在开发出逻辑以处理功率级信号并输出所希望的栅驱动信号时，这就给出了最大的柔性。
为移动0V~3.3V的电平逻辑信号还给出8V的栅驱动电平，用了一个高速四晶体管电平位移电路。
TPS28128pinIC栅驱动器用于两个MOSFET驱动电路，为更大驱动能力可以两个并联。
为减小同步整流器的RSD（ON），就要减小对栅驱动的需要，用一个8V电源给栅驱动电路，栅驱动器的输出仍经过电平位移并送回逻辑器件，无栅驱动电阻串在驱动回路中。
为QR及QF的控制电路需要三个计数器，每个计数器是4位的宽度，每个结果都系用16个元件在延迟线上，这个延迟线执行16位总线驱动，元件型号为74AHC16244，共16个驱动器串接，输出从16个驱动器馈入（EPLD），它包括乘法器及其他逻辑。
由于延迟线是CMOS集成电路，延迟线的每个元件的延迟都能用简单地改变电源电压的方法来调节。
对该电路，给延迟线IC来设置电压为大约是2.7V时，每个元件的延迟是4ns的时间，这是在动态范围之间的折衷。
亦即最大延迟可能是指令，反馈环的闭环精度以及功耗的增量。
Ⅶ测量结果
A．波形
图19示出初级MOSFET的源漏电压波形及PWMIC的控制信号。
控制信号取自初级边栅驱动之前。
注意PWM控制器的上升沿以及Q1的源漏电压的下降沿之间的固有的延迟。
同样，Q1的关断延迟也是重要的，且和开启延迟是不相同的。
自驱动同步整流示于图20。
这些波形取自输入电压48V，3A负载。
注意从PWM控制信号到QF及QR漏源电压的延迟。
由于糟糕的时间间隔，QF、QR体二极管导通状态清晰可见，由于这些波形取自48V输入，糟糕的时间间隔还比较小。
（相对PWM接口周期而言）在高端75V输入时，此糟糕的间隔时间扩展得相当大，增加了QR及QF损耗。
控制驱动同步整流的波形示于图21中。
从顶部到底部依次是QR漏源电压，QF漏源电压，QF栅源电压，QR栅源电压，两个栅都用本文描述的预调制延迟电路来控制。
两个有趣的点可以监视一下。
第一个，QF的栅源电压有谐振电压存在，它出现QF关断期间，这是由于QF漏源电压上耦合QF栅漏电容后在QF的漏源电压上出现的。
结果在栅上看到的电压，系由于通过驱动器的下拉电阻的谐振电流造成。
栅驱动波形要有一点交叠以减小QF在最糟糕时段导流变压器磁化电流的损耗。
注意每个同步整流器开启及关断过程的放大的波形。
在图22中，QR的漏源电压及QR，QF两者栅源电压都很好地展示出来。
随着QR源漏电压降落，QF开始关断，QR开始导通，对QR的导通时间及QF的关断时间已经有效地由反馈环控制。
注意，在QR的漏源电压上仅存在极短的体二极管导通时间。
QR关断的波形示于图23。
在QR关断期间，高速比较器检测体二极管导通状况，并让反馈环调节栅驱动时间以消除这种传导。
漏源电压波形显示实际上不管如何都没有出现体二极管导通。
这个波形展示出QR的最佳关断时间。
QF的开启波形示于图24。
QF的开启控制没有用预置延迟电路。
所以由于比例延迟，体二极管的导通是预期的。
一个高速比较器检测QF的体二极管导通状况，并将其导通。
结果体二极管导通间隙看上去大约有50ns。
QF的关断波形示于图25，预置的延迟电路示于图14中，它控制QF的关断，以便将体二极管导通时间减至最小。
注意看QF的漏源电压波形上仅有一点点
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