合肥工业大学直流电机PWM控制系统设计钱立亮.docx

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合肥工业大学直流电机PWM控制系统设计钱立亮

IC课程设计报告

题目直流电机PWM控制系统设计

学院电子科学与应用物理学院

专业微电子学

班级微电子学10-2班

学生姓名钱立亮（20105167）

冯志胜（20105168）刘精松（20105170）

日期2013年7月

指导教师（签字）

一、指标与要求

随着科学技术日益发展，特别是EDA技术的发展，直流电机的应用也越来越来广泛。

直流电机有许多有点，如速度容易控制，精度高，效率高等，能在交款的范围内调速，因而在许多工业领域中应用广泛。

然而，在许多场合直流电机的实现并不是那么容易，特别是在控制要求精度较高时候，由于PWM数据宽度小，占用内存较多，因此片外数字PWM电路成为了人们的理想选择。

根据IC课程设计要求，本设计旨在促进学生学会利用PWM技术控制直流电机。

同时要求系统能实现直流电机的正、反转控制。

并且，系统能实现直流电机调速,速度级别最少两级。

最后，要求设定的速度级别应该使用数码管或其它方式显示出来.

关键字：

课程设计，PWM，直流电机，数码管

二、设计原理

从上面的要求，我们大概可以看出要设计几个模块以及其大概功能。

例如，基本部分中，在PWM模块，锯齿波发生器；关于速度调节，在这个模块中，很明显是通过调节占空比来调节转速，因此比较器是必不可少的；而在方向控制时，双二选一选择器能够实现正反转。

因此可得到如下原理框图。

1、PWM模块：

该模块主要用来驱动，方案论证及具体功能及其实现将在各模块阐述。

2、速度控制模块：

该模块主要用来调节直流电机的转速，方案论证及具体功能及其实现将在各模块阐述。

3、方向控制模块：

该模块主要用来控制直流电机的正传及反转，方案论证及具体功能及其实现将在各模块阐述。

4、显示模块：

该模块主要用来显示直流电机的转速及档位，方案论证及具体功能及其实现将在各模块阐述。

三、设计方案

方案一：

使用单片机设计控制的直流电机

通过单片机，我们完全能够实现驱动模块，转速模块显示模块等需要的模块。

优点：

硬件电路简单，所用器件少，且实现各种模块及其功能相对容易，而且调控起来也比较方便。

缺点：

精度不易满足，产生调控范围小，难以产生较高转速。

方案二：

基于FPGA控制设计的直流电机

通过用VHDL语言编写各个模块，再加以整合，从而实现整体功能。

优点：

所形成的电机功能稳定性强，精度高，可控范围较大，能形成最大速度较大，更能满足设计任务。

通过比较以上两种方案的优缺点，我们可以看出方案二简洁、灵活、可扩展性好，控制性能、最大值均比方案一强，能完全达到设计要求，故采用第二种方案。

四、方案的实现

1．PWM设计模块

CNT5是一个5位二进制计数器，作为脉冲宽度计数器；DECD是一个转速控制模块，脉冲宽度计数器在CLK5的激励下输出是从0开始的逐渐增大的锯齿波。

CNT5的仿真如下：

2.速度控制模块设计

该模块主要为一个数字比较器。

刚才在三模块中，我们应经知道了有两路输出，他们将同时加载上面的数字比较器上，当脉宽计数器输出值小于DECD的规定值时，比较器输出低电平；当脉宽计数器输出值大于DECD的规定值时，比较器输出低电平。

改变DECD的输出值就等于改变PWM的输出信号的占空比，也等于改变了周期，这样就实现了速度调控。

仿真图：

3.正反转模块设计

该模块其实就是一个双二选一，控制正反转。

当输入为1时，两个MUX21都选a，但下面那个MUX21的a却是接地的，因此只有上面的MUX21输出，此时为正转；而转速由上面的比较器输出信号控制。

当输入为0时，两个MUX21，都选b，，但上面那个b缺失却是接地的，因此只有下面的MUX21输出，此时为反转；而转速由上面的比较器输出信号控制。

模块设计图如下：

仿真结果图：

4.显示速度级别

上图中，DSPY即是显示模块，并设定4个等级。

在实验中，我们设定两个发光管作为等级显示标志，即00表示1级，01表示2级，10表示3级，11表示4级。

在实验中，我们通过CLK的按键控制，能很好的实现等级调控。

五、结果与分析

将以上介绍的几个模块进行整合，然后通过查询相关的模拟面板资料，我们最终得到了以下引脚模拟图：

随后，我们将程序SOF文件加载到实验模拟板之上，我们得到了所想要的结果。

实现了如下功能：

1.利用PWM技术控制直流电机.

2.系统能实现直流电机的正.反转控制.

3.系统能实现直流电机调速,速度级别最少两级.

4.设定的速度级别应该使用数码管或其它方式显示出来.

注：

实验结果已通过杨小平老师的验收。

六、创新点

设计“去抖动”电路，设置【start】开始按钮键，方便使用。

由于该实验要求中没有启停模块，但是为了让设计的实体能够像一个可以运用到实际中的物品，必须做到有启停控制，为此我们在实验中加入了一个启停模块，正如原理图中的设计一样，简单却又方便，这个设计是我们在实验基础之上细致分析而后得出的重要模块。

七、心得与体会

经过一个星期的课程设计，过程曲折可谓一语难尽。

在此期间我们也失落过，也曾一度热情高涨。

从开始时满富盛激情到最后汗水背后的复杂心情，点点滴滴无不令我回味无长。

先谈一谈合作吧，在以后的人生中学会合作该是一门受用的艺术，课设开始前我对自己还是有那么一点担心的，虽然平时为人和善大气，可是我也有一个致命的缺点就是急性，直言不讳，开始的时候，我浏览了一下借回来的书，九本，可是可用信息量太少，我就那样直接的说借的书都用不上，由于是组友借回来的，我的强硬否定惹来了不快，再加上我做工作的时候就一心的工作，当然也就容忍不了别人聊聊天，看看电影，这样的事情发生了，似乎心里很烦躁，所以大家都好像有一种情绪失控倾向，属我最甚。

平静后好好的正视自己，合作就是要表达到位且要艺术，相互谅解包容，好在接下来大家可以平静的讨论，共同研究，我觉得这是我的突破，因为我想我以前很多时候讨论问题会争论，总是希望别人接受自己的观点，现在我还是尽量让别人接受我正确的观点，但我会慢慢讲理找证据，而不是通过声高。

团结协作就是我们成功的重要保证。

其次谈谈学习上的收获，通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。

在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。

　　这次IC课程设计终于顺利完成了，在设计中遇到了很多问题，最后在老师的辛勤指导下，终于游逆而解。

总体来说,这次课设让我受益匪浅.在摸索该如何设计电路使之实现所需功能的过程中,特别有趣,培养了我的设计思维,增加了实际操作能力.在让我体会到了设计的艰辛的同时,更让我体会到成功的喜悦和快乐.这次IC课程设计,虽然短暂但是让我得到多方面的提高：

1、提高了我们的逻辑思维能力，使我们在逻辑电路的分析与设计上有了很大的进步。

加深了我们对组合逻辑电路与时序逻辑电路的认识，进一步增进了对一些常见逻辑器件的了解。

另外，我们还更加充分的认识到，硬件编程语言这门课程在科学发展中的至关重要性2，查阅参考书的独立思考的能力以及培养非常重要，我们在设计电路时，遇到很多不理解的东西，有的我们通过查阅参考书弄明白，有的通过网络查到，但由于时间和资料有限我们更多的还是独立思考。

3，相互讨论共同研究也是很重要的，经常出现一些问题，比如电路设计中的五位二进制取前四位计数器的设计，开始并不理解它的原理，但是和其他的专业同学讨论后，理解了计数器的基本原理后，很快理解了为什么要取前四位。

收获颇丰，以后再接再厉。

八、附录

附录1：

程序

//综合程序

moduleDC（D_STP,CLK5,Z_F,DSPY,F,Z）;

inputD_STP,CLK5,Z_F;

outputDSPY,F,Z;

wire[1:

0]DSPY;

wire[3:

0]A,B;

wireC,D;

assignD=0;

DECDu1（D_STP,A,DSPY）;

CNT5u2（CLK5,B）;

new_compu3（A,B,C）;

new_21muxu4（F,D,C,Z_F）;

new_21muxu5（Z,C,D,Z_F）;

endmodule

//五位二进制计数器

moduleCNT5（AA,clock）;

output[3:

0]AA;

inputclock;

reg[4:

0]AB;

reg[3:

0]AA;

always@（posedgeclock）

begin

AB=AB+1;

AA[3:

0]=AB[4:

1];

end

endmodule

//转速控制模块

modulenew_21mux（Y,A,B,S）;

outputY;

inputA,B;

inputS;

assignY=S?

B:

A;

endmodule

//比较器

modulenew_comp（A,B,AGB）;

input[3:

0]A,B;

outputAGB;

regAGB;

always@（AorB）

begin

if（A

elseAGB=1;

end

endmodule

//转速控制模块

moduleDECD（clk,D,DSPY）;

inputclk;

outputD;

outputDSPY;

reg[3:

0]D;

reg[1:

0]DSPY;

always@（posedgeclk）

begin

DSPY<=DSPY+1'b01;

end

always@（DSPY）

begin

case（{DSPY[1],DSPY[0]}）

2'b00:

D=4'b0100;

2'b01:

D=4'b0111;

2'b10:

D=4'b1011;

2'b11:

D=4'b1111;

endcase

end

endmodule

附录2：

直流电机PWM控制系统设计原理图