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组成试题集设计题
第1、2章
07081A08091A08091B
三.设计题
运算器
08091A1.试使用一位全加器FA及逻辑门，设计一个无溢出检测逻辑的四位行波进位补码加减法器，要求画出相应的的逻辑结构图，并计算最长延迟时间。
解：
无溢出检测逻辑时，最长延迟时间为：
ta＝3T+3T+（4-1）·2T＋3T＝15T
08091B1.基于实验设备（TDN-CM），设计一个单总线运算器,要求画出该运算器的数据通路图（即实验原理图）。
存储器
07081A【例3】 CPU的地址总线16根（A15—A0，A0为低位），双向数据总线8根（D7—D0），控制总线中与主存有关的信号有MREQ（允许访存，低电平有效），R/W（高电平为读命令，低电平为写命令）。
主存地址空间分配如下：
0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后（最大地址）2K地址空间为系统程序工作区。
上述地址为十进制，按字节编址。
现有如下存储器芯片：
EPROM：
8K×8位（控制端仅有CS）;SRAM：
16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑（可选用门电路及3∶8译码器74LS138）与CPU的连接，说明选哪些存储器芯片，选多少片。
6分
主存地址空间分布如图所示。
根据给定条件，选用EPROM：
8K×8位芯片1片。
SRAM：
8K×8位芯片3片，2K×8位芯片1片。
3∶8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K×8位芯片还需加门电路译码。
主存储器的组成与CPU连接逻辑图如图所示，详细框图请参看教材。
图3.24 主存储器组成与CPU的连接逻辑图
习题7．某机器中，已知配有一个地址空间为0000H-3FFFH的ROM区域。
现在用8K×8位RAM芯片形成40K×16位的RAM区域，起始地址为6000H。
假设RAM芯片有CS和WE信号控制端。
CPU的地址为总线为A15-A0，数据总线为D15-D0，控制信号为R/W（读/写），MREQ（访存），要求：
（1）画出地址译码方案。
（2）将ROM与RAM同CPU连接。
解：
主存地址空间分布为：
0000-3FFF16KROM
4000-5FFF8K空
6000-FFFF40KRAM
组成该储器所需芯片及扩展方式：
16K×16位ROM（现有）0000-3FFF
10片8K×8位RAM芯片6000-FFFF/40KRAM
扩展方式：
2片（位扩展）8K×8位–组（组内共片选、读写信号）
5组（字扩展）64K×32位–存储器
地址总线：
216=64,共需16位
数据总线：
16位
地址结构及译码方案：
用高三位地址译码产生8K组选择信号（23=8，8×8K=64K）。
A15A14A13
3:
8译码器
Y0Y1Y2Y3Y4Y5Y6Y7
其中，Y0+Y1作为位于0000-3FFF的16KROM片选择信号
Y2空置4000-5FFF8K空
Y3、Y4、Y5、Y6、Y7分别作为位于6000-FFFF的各组选择信号
片内地址：
ROM的地址输入为A13A12A11…A0
每组的RAM的地址输入为A12A11…A0
存储器逻辑框图及其与CPU的连接：
07081B习题3
（1）．用16K×8位的DRAM芯片组成64K×32位存储器，请画出该存储器的组成逻组框图。
解：
组成64K×32位存储器所需16K×8位的DRAM芯片数量：
（64/16）×（32/8）=16片
扩展方式：
4片（位扩展）16K×32位–组（组内共片选信号）
4组（字扩展）64K×32位–存储器
地址总线:
216=64,共需16位,其中高2位（22=4）用于产生小组片选信号。
数据总线:
32位
译码器:
2:
4
存储器逻辑框图:
08091A习题3
（1）/修改．用16K×8位的DRAM芯片组成64K×16位存储器，请画出该存储器的组成逻辑框图。
解：
组成64K×16位存储器所需16K×8位的DRAM芯片数量：
（64/16）×（16/8）=8片
扩展方式：
2片（位扩展）16K×16位–组（组内共片选信号）
4组（字扩展）64K×16位–存储器
地址总线:
216=64,共需16位,其中高2位（22=4）用于产生小组片选信号。
数据总线:
16位
译码器:
2:
4
存储器逻辑框图:
1.（11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。
74LS139是2：
4译码器，使能端G接地表示译码器处于正常译码状态。
要求：
完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。
图B5.1
1.解：
根据图B5.3中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。
图B5.3
对应上述空间，地址码最高4位A15——A12状态如下：
0000——0011ROM1
0100——0111ROM2
1100——1101RAM1
1110——1111RAM2
2：
4译码器对A15A12两位进行译码，产生四路输出，其中：
y0=00对应ROM1，y1=01对应ROM2，y3=11对应RAM1和RAM2。
然后用A13区分是RAM1（A13=0）
还是RAM2（A13=1），此处采用部分译码。
由此，两组端子的连接方法如下：
1——6，2——5，3——7，8——12，11——14，9———3
1.（11分）用16K×1位的DRAM芯片构成64K×8位的存贮器。
要求：
（1）画出该寄存起组成的逻辑框图。
（2）设存贮器读/写周期均为0.5μs，CPU在1μs内至少要访存一次。
试问采用哪种刷新方式比较合理？
两次刷新的最大时间间隔是多少？
对全部存贮单元刷新一遍，所需实际刷新时间是多少？
解：
（1）根据题意，存贮器总量为64KB，故地址线总需16位。
现使用16K×1位的动态RAM芯片，共需32片。
芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图如图B9.3，其中使用一片2：
4译码器。
（2）根据已知条件，CPU在1μs内至少需要访存一次，所以整个存贮器的平均读/写周期与单个存贮器片的读/写周期相差不多，应采用异步刷新比较合理。
对动态MOS存贮器来讲，两次刷新的最大时间间隔是2μs。
RAM芯片读/写周期为0.5μs，
假设16K×1位的RAM芯片由128×128矩阵存贮元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2m/128=15.6μs，可取刷新信号周期15μs。
图B9.3
1.
（11分）某机器中，已知配有一个地址空间为（0000—1FFF）16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。
假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R/W（读/写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。
要求：
（1）满足已知条件的存储器，画出地址码方案。
（2）画出ROM与RAM同CPU连接图。
1.解：
存储器地址空间分布如图B18.2所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：
（1）组内地址：
A12——A0（A0为低位）；
（2）组号译码使用2：
4译码器；
（3）
RAM1，RAM2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。
（4）
用MREQ作为2：
4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（5）
PU的R/W信号与SRAM的WE端连接，当R/W=1时存储器执行读操作，当R/W=0时，存储器执行写操作。
如图B18.3
图B18.2
图B18.3
控制器
08091B1.画出微程序控制器组成框图，说明各部分功能。
图见教材
（1）控制存储器用来存放实现全部指令系统的所有微程序。
（2）微指令寄存器用来存放由控制存储器读出的一条微指令信息。
（3）地址转移逻辑在一般情况下，微指令由控制存储器读出后直接给出下一条微指令地址，这个微地址信息就存放在微地址寄存器中，如果微程序不出现分支，那么下一条微指令的地址就直接由微地址寄存器给出。
当出现分支时，由地址转移逻辑自动完成修改微地址的任务。
08091A2.已知某机器采用微程序控制方式，其控制存储器的容量为512×48（位），微程序可根据4种状态条件,在整个控制存储器中实现转移，微指令采用水平型格式，如图所示：
←操作控制→←——————顺序控制————————→
（1）微指令中的三个字段应该分别是多少位？
（2）画出对应这种微指令格式的微程序控制器逻辑框图。
解：
（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为4位，（如采用字段译码只需3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（48–4-9）=35位。
（2）图见教材。
3.给出运算器模型，要求设计微指令格式，并绘出给定机器指定的流程图（本题2、）
4.CPU结构如图B9.1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（本题9）
（1）标明图中四个寄存器的名称。
（2）简述指令从主存取到控制器的数据通路。
（3）简述数据在运算器和主存之间进行存/取访问的数据通路。
5.某计算机的数据通路如图B10.2所示，其中M—主存，MBR—主存数据寄存器，MAR—主存地址寄存器，R0-R3—通用寄存器，IR—指令寄存器，PC—程序计数器（具有自增能力），C、D--暂存器，ALU—算术逻辑单元（此处做加法器看待），移位器—左移、右移、直通传送。
所有双向箭头表示信息可以双向传送。
本题10
请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。
该指令的含义是两个数进行求和操作。
其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。
1.（11分）假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器（高电平工作），SA、SB为16位锁存器，4个通用寄存器由D触发器组成，O端输出，
图B2.2
其读写控制如下表所示：
读控制
R0
RA0
RA1
选择
1
1
1
1
0
0
0
1
1
x
0
1
0
1
x
R0
R1
R2
R3
不读出
写控制
W
WA0
WA1
选择
1
1
1
1
0
0
0
1
1
x
0
1
0
1
x
R0
R1
R2
R3
不写入
要求：
（1）设计微指令格式。
（2）画出ADD，SUB两条微指令程序流程图。
解：
各字段意义如下：
F1—读RO—R3的选择控制。
F2—写RO—R3的选择控制。
F3—打入SA的控制信号。
F4—打入SB的控制信号。
F5—打开非反向三态门的控制信号LDALU。
F6—打开反向三态门的控制信号LDALU，并使加法器最低位加1。
F7－锁存器SB清零RESET信号。
F8－一段微程序结束，转入取机器指令的控制信号。
R—寄存器读命令
W—寄存器写命令
（2）ADD、SUB两条指令的微程序流程图见图B2.3所示。
图B2.3
1.（11分）图B3.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。
已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。
各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标出。
图B3.1
设处理机格式为：
171090
OP
X
加法指令可写为“ADDX（R1）”。
其功能是（AC0）+（（Ri）+X）→AC1，其中（（Ri）+X）部分通过寻址方式指向数据存贮器，现取Ri为R1。
试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。
解：
加法指令“ADDX（Ri）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。
因此，指令周期的操作流程图如图B3.4：
相应的微操作控制信号列在框图外。
图B3.4
08091B07081A（11分）某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表
，a—j分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。
6分
解：
为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。
经分析，（e,f,h）和（b,i,j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a,c,d,g四个微命令信号可进行直接控制，其整个控制字段组成如下：
01 c01b
直接控制10 f10 i
acdg11 g11 j
4位2位2位
1.（11分）图B8.2给出了微程序控制的部分微指令序列，图中每一框代表一条微指令。
分支点a由指令寄存器IR5，IR6两位决定，分支点b由条件码标志c决定。
现采用断定方式实现微程序的程序控制，已知微地址寄存器长度为8位，要求：
（1）设计实现该微指令序列的微指令字顺序控制字段的格式。
（2）
画出微地址转移逻辑图。
图B8.2
1.解：
（1）已知微地址寄存器长度为8位，故推知控存容量为256单元。
所给条件中微程序有两处分支转移。
如不考虑他分支转移，则需要判别测试位P1，P2（直接控制），故顺序控制字段共10位，其格式如下,AI表示微地址寄存器：
P1P2A1,A2…A8
（2）转移逻辑表达式如下：
A8=P1·IR6·TI
A7=P1·IR5·TI
A6=P2·C0·TI
其中TI为节拍脉冲信号。
在P1条件下，当IR6=1时，TI脉冲到来时微地址寄存器的第8位A8将置“1”，从而将该位由“0”修改为“1”。
如果IR6=0，则A8的“0”状态保持不变，A7，A6的修改也类似。
根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现。
2.（11分）CPU结构如图B9.1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（4）标明图中四个寄存器的名称。
（5）简述指令从主存取到控制器的数据通路。
（6）简述数据在运算器和主存之间进行存/取访问的数据通路。
图B9.1
1.解：
（1）a为数据缓冲寄存器DR，b为指令寄存器IR，c为主存地址寄存器，d为程序计数器PC。
（2）主存M→缓冲寄存器DR→指令寄存器IR→操作控制器。
（3）存贮器读：
M→DR→ALU→AC
存贮器写：
AC→DR→M
4．（11分）今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，
今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。
请问：
（1）流水线的操作周期应设计为多少？
（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行。
（3）如果在硬件设计上加以改进，至少需推迟多少时间？
解
（1）流水线的操作时钟周期t按四步操作中最长时间来考虑,所以t=100ns.
（2）两条指令发生数据相关冲突情况:
ADDR1,R2,R3;R2+R3->R1
SUBR4,R1,R5;R1-R5->R4
两条指令在流水线中执行情况如下表所示:
时钟
指令
1
2
3
4
5
6
7
ADD
IF
ID
EX
WB
SUB
IF
ID
EX
WB
ADD指令在时钟4时将结果写入寄存器堆（R1）,但SUB指令在时钟3时读寄存器堆（R1）.本来ADD指令应先写入R1,SUB指令后读R1,结果变成SUB指令先读R1,ADD指令后写R1,因而发生两条指令间数据相关.如果硬件上不采取措施,第2条指令SUB至少应推迟2个操作时钟周期（2×100ns）.
（3）如果硬件上加以改进（采取旁路技术）,可推迟1个操作时钟周期（100ns）.
（11分）参见图B12.1的数据通路，画出数据指令“STA,R1,（R2）”的指令周期流程图，器含义是将寄存器R1的内容传送至（R2）位地址的贮存单元中。
标出各微操作信号序列。
PCO，G，ARi
R/W=1（读）
取指DRO，G，IRi
译码
R2O，G，ARi
执
行
指R1O,G,DRi
令
R/W=0（写）
图B12.3
1.（11分）已知MOV，ADD，COM，ADT四条指令微程序流图B14.1，已知P
（1）
的条件是指令寄存器OP字段，即IR0，IR1，P
（2）的条件码是进位寄存器CJ，请设计画出微程序控制器地址转移逻辑图。
解：
从流程图B14.1看出，P
（1）处微程序出现四个分支，对应四个微地址。
为此用OP码修改微地址寄存器的最后两个触发器即可。
在P
（2）处微程序出现2路分支，对应两个微地址，此时的测试条件是进位触发器Cj的状态。
为此用Cj修改μA2即可。
转移逻辑表达式如下：
μA0=P1·T4·IR6,μA1=P1·T4·IR7,μA2=P2·T4·Cj。
由此可画出微地址转移逻辑。
如图B14.3所示。
图B14.3
08091A1.下图是模型机实验中程序输入及查询功能对应的微程序流程图，参照本图，请给出：
（1）输出运算结果（存放在地址为4BH的内存单元）的操作步骤。
（2）将地址为43H的内存单元的内容修改位80H（不改变其他内存单元的内容）。
解：
（1）操作步骤如下：
1.使编程开关处于“RUN”，运行开关于“RUN”、“STEP”；
2.拨动总清开关CLR（01）；
3.置控制台SWA、SWB开关位“00”；
4.置数据开关为“01001011”；
5.按动3次START；
6.此时总线数据灯所显示的即是运算结果。
（2）操作步骤如下：
1.使编程开关处于“RUN”，运行开关于“RUN”、“STEP”；
2.拨动总清开关CLR（01）；
3.置控制台SWA、SWB开关位“01”；
4.置数据开关为“01000011”；
5.按动2次START；
6.置数据开关为“10000000”；
7.按动1次START；
8.此时已完成对43H单元的修改。
9.置控制台SWA、SWB开关位“00”或“11”，以保护程序不被误改。
总线
2.（11分）画出单机系统中采用的三种总线结构。
三种系统总线结构如图B2.4：
2.（11分）集中式仲裁有几种方式？
画出独立请求方式的逻辑图，说明其工作原理。
解.有三种方式：
链式查询方式、计数器定时查询方式、独立请求方式。
独立请求方式结构图如图B5.4：
输入输出系统
3.（11分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。
解：
逻辑图如图B5.5：
图B5.5
实验题：
1.（3分）
解：
运算器实验原理图
2.（3分）
解：
要求结合实验，说明下述二个步验。
（1）置内存首地址（4AH）、运行控制台微程序装入程序（SWB-SWA:
0-1）
（2）置内存首地址（4AH）、采用单步或联续方式，通过运行微程序实现程序功能（SWB-SWA:
1-1）
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