HDB3码电路测试与FMDEM3电路设计.docx
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HDB3码电路测试与FMDEM3电路设计
1HDB3码电路测试
1.1多级伪随机码发生实验HDB31
电路工作原理
时钟信号乃是数字通信各级电路的重要组成部分，在数字通信电路中，若没有时钟信号，则电路基本工作条件将得不到满足而无法工作。
1.1.1电路组成
多级伪随机码发生实验是供给HDB3、PSK等实验所需时钟和基带信号。
图1-1是实验电原理图，由以下电路组成：
1）内时钟信号源；
2）多级分频电路；
3）3级伪随机码发生电路；
4）4级伪随机码发生电路；
5）5级伪随机码发生电路。
图1-1（a）
图1-1（b）
1.1.2工作原理
1．内时钟信号源
内时钟信号源由晶振J1、电阻R2和R3、电容C1、非门U1A，U1B组成，若电路加电后，在U1A的输出端输出一个比较理想的方波信号，输出振荡频率为4.096MHz，经过D触发器U2B进行二分频，输出为2.048MHz方波信号。
2．三级基准信号分频
设电路的输入时钟信号为2.048MHz的方波，由可预置四位二进制计数器（带直接清零）组成的三级分频电路组成，可逐次分频至1K方波。
U3、U4、U5的第二引脚为各级时钟输入端，输入时钟为2.048MHz、P128KHz、8KH。
3．3级伪随机码发生器电路
伪随机序列，也称作m序列，它的显著特点是：
（a）随机特性；（b）预先可确定性；（c）可重复实现。
本电路采用带有两个反馈的三级反馈移位寄存器，示意图见图1-2。
若设初始状态为111（Q2Q1Q0=111），则在CP时钟作用下移位一次后，由Q1与Q0模二加产生新的输入Q=Q0
Q1=1
1=0，则新状态为Q2Q1Q0=011。
当移位二次时为Q2Q1Q0=001；当移位三次为Q2Q1Q0=100；移位四次后为Q2Q1Q0=010；移位五次后为Q2Q1Q0=101；移位六次后为Q2Q1Q0=110；移位七次后为Q2Q1Q0=111；即又回到初始状态Q2Q1Q0=111。
该状态转移情况可直观地用“状态转移图”表示。
见图1-3。
图1-1（b）上图是实验系统中3级伪随机序列码发生器电原理图。
从图中可知，这是由三级D触发器和异或门组成的三级反馈移存器。
在测量点PN处的码型序列为1110010周期性序列。
若初始状态为全“零”则状态转移后亦为全“零”，需增加U8A三输入与非门“破全零状态”。
图1-2具有两个反馈抽头的3级伪随机序列码发生器图1-3状态转移图
4．4级伪随机码发生电路
下图是实验系统中4级伪随机序列码发生器电原理图。
从图中可知，这是由4级D触发器和异或门组成的4级反馈移位寄存器。
本电路是利用带有两个反馈抽头的4级反馈移位寄存器，其示意图见图1-4，状态转移图见表34-1，在测量点PN处的码序列为1111000100110101。
图1-4具有两个反馈抽头的4级伪随机序列码发生器
5．5级伪随机码发生电路
下图是实验系统中5级伪随机序列码发生器电原理图，从图中可知，这是由5级D触发器和异或门组成的5级反馈移位寄存器。
本电路是利用带有两个反馈抽头（注意，反馈点是Q0与Q2）的5级反馈移位寄存器，其示意图见图1-5，在测量点PN处的码序列为111110*********1010000100101100。
图1-5具有两个反馈抽头的5级伪随机序列码发生器
通过以上三个个例的介绍，我们可将伪随机码的特性归纳如下：
伪随机码是数字通信中重要信码之一，常作为数字通信中的基带信号源，应用于扰码、误码测试、扩频通信、保密通信等领域。
伪随机码又称m序列，简称nrz。
伪随机码的特性包括四个方面：
1．由n级移位寄存器产生的伪随机序列，其周期为2n-1；
2．信码中“0”、“1”出现次数大致相等，“1”码只比“0”码多一个；
3．在周期内共有2n-1个游程，“1”的游程和“0”的游程个数相等；
4．具有类似白噪声的自相关函数，其自相关函数为：
其中n是伪随机序列的寄存器级数。
1.1.3测试项目
（1）实验用具：
双踪示波器一台，衰减探头2个，二号线2根；
（2）TP1、TP2、TP3分别输出2048K、32K、2K时钟信号；
（3）TP4输入2K时钟，测试其三级伪随机、四级伪随机、五级伪随机的输出波形并记录。
1.1.4测试结果
理论波形
图1-6
实际波形
当CLK-IN端输入2K时钟时，使用示波器探头测试三级为随机端，三级伪随机的输出波形如图1-6所示。
图1-6三级伪随机码输出波形图1-7四级伪随机码输出波形
由图1-6可知，输出信号为（1110010），与此端正常输出结果相符，证明三级伪随机码端工作正常。
四级伪随机的输出波形如图1-7所示。
如图所示，输出信号为（111100010011010），与此端正常输出结果相符，证明四级伪随机码端工作正常。
五级伪随机的输出波形如图1-8所示。
如图所示，输出信号为（111110*********1010000100100101100），与此端正常输出结果相符，证明五级伪随机码端工作正常。
图1-8五级伪随机码输出波形
综上所述，此HDB31实验板工作正常。
1.2HDB3编码实验HDB32
电路工作原理
在数字通信系统中，有时不经过数字基带信号与信道信号之间的变换，只由终端设备进行信息与数字基带信号之间的变换，然后直接传输数字基带信号。
数字基带信号的形式有许多种，在基带传输中经常采用AMI码（符号交替反转码）和HDB3码（三阶高密度双极性码）。
1.2.1电路组成
编码电原理图如图2-1所示。
图2-1HDB3编码电原理图
图2-2给出了典型的HDB3编码电路：
在同步时钟的作用下，输入的NRZ码流经过HDB3编码电路输出两路单极性码，这两路单极性码再送到“单/双极性变换”电路，产生出双极性归零的HDB3码。
如图2-2所示。
图2-2单/双极性变换电路
1.2.2工作原理
传输码型
在数字复用设备中，内部电路多为一端接地，输出的信码一般是单极性非归零信码。
这种码在电缆上长距离传输时，为了防止引进干扰信号，电缆的两根线都不能接地（即对地是平衡的），这里就要选用一种适合线路上传输的码型，通常有以下几点考虑：
1）在选用的码型的频谱中应该没有直流分量，低频分量也应尽量少。
这是因为终端机输出电路或再生中继站都是经过变压器与电缆相连接的，而变压器是不能通过直流分量和低频分量的。
2）传输型的频谱中高频分量要尽量少。
这是因为电缆中信号线之间的串话在高频部分更为严重，当码型频谱中高频分量较大时，限制了信码的传输距离或传输质量。
3）码型应便于再生定时电路从码流中恢复位定时。
若信号连“0”较长，则等效于一段时间没有收脉冲，恢复位定时就困难，所以应该使变换后的码型中连“0”较少。
4）设备简单，码型变换容易实现。
5）选用的码型应使误码率较低。
双极性基带信号波形的误码率比单极性信号低。
根据这些原则，在传输线路上通常采用AMI码和HDB3码。
AMI码
用“0”和“1”代表空号和传号。
AMI码的编码规则是“0”码不变，“1”码则交替地转换为+1和-1。
当码序列是100100011101时，AMI码为：
+100-1000+1-1+10-1。
通常脉冲宽度为码元宽度的一半，这种码型交替出现正、负极脉冲，所以没直流分量，低频分量也很少，它的频谱如图2-3所示，AMI码的能量集中于f0/2处（f0为码速率）。
这种码的反变换也很容易，在再生信码时，只要将信号整流，即可将“-1”翻转为“+1”，恢复成单极性码。
这种码未能解决信码中经常出现的长连“0”的问题。
图2-4所示为4级伪随机序列的AMI码及其波形。
从AMI码的编码规则看出，它已从一个二进制符号序列变成了一个三进制符号序列，而且也是二进制符号变换成一个三进制符号。
把一个二进制符号变换成一个三进制符号所构成的码称为1B/1T码型。
图2-3AMI码的频谱示意图图2-4AMI码及其波形
AMI码除有上述特点外，还有编译码电路简单及便于观察误码情况等优点，它是一种基本的线路码，并得到广泛采用。
但是，AMI码有一个重要缺点，即当它用来获取定时信息时，由于它可能出现长的连0串，因而会造成提取定时信号的困难。
HDB3码及变换规则
为了保持AMI码的优点而克服其缺点，人们提出了许多种类的改进AMI码，HDB3码就是其中有代表性的码。
HDB3码的全称是三阶高密度双极性码。
它的编码原理是这样的：
先把消息代码变换成AMI码，然后去检查AMI码的连0串情况，当没有4个以上连“0”串时，则按AMI规则编码，当出现4个连“0”码时，以码型取代节“000V”或“B00V”代替四连“0”码。
选用取代节的原则是：
用B脉冲来保证任意两个相连取代节的V脉冲间“1”的个数为奇数。
当相邻V脉冲间“1”码数为奇数时，则用“000V”取代，为偶数个时就用“B00V”取代。
在V脉冲后面的“1”码和B码都依V脉冲的极性而正负交替改变。
为了讨论方便，我们不管“0”码，而把相邻的信码“1”和取代节中的B码用B1B2......Bn表示，Bn后面为V，选取“000V”或“B00V”来满足Bn的n为奇数。
当信码中的“1”码依次出现的序列为VB1B2B3...BnVB1时，HDB3码为+-+-...--+或为-+-+...++-。
由此看出，V脉冲是可以辨认的，这是因为Bn和其后出现的V有相同的极性，破坏了相邻码交替变号原则，我们称V脉冲为破坏点，必要时加取代节B00V，保证n永远为奇数，使相邻两个V码的极性作交替变化。
由此可见，在HDB3码中，相邻两个V码之间或是其余的“1”码之间都符合交替变号原则，而取代码在整修码流中不符合交替变号原则。
经过这样的变换，既消除了直流成分，又避免了长连“0”时位定时不易恢复的情况，同时也提供了取代信息。
图2-5给出了HDB3码的频谱，此码符合前述的对频谱的要求。
图2-5HDB3码的频谱示意图
编码框图
编码电路接收终端机来的单极性非归零信码，并把这种变换成为HDB3码送往传输信道。
编码部分的原理框图如图2-6所示，各部分功能如下所述：
1）单极性信码进入本电路，首先检测有无四连“0”码。
没有四连“0”时，信码不改变地通过本电路；有四连“0”时，在第四个“0”码出现时，将一个“1”码放入信号中，取代第四个“0”码，补入“1”码称为V码。
图2-6编码部分的原理方框图
2）取代节选择及补B码电路（取代节判决）
电路计算两个V码之间的“1”码个数，若为奇数，则用000V取代节；若为偶数，则将000V中的第一个“0”改为“1”，即此时用“B00V”取代节。
3）破坏点形成电路
将补放的“1”码变成破坏点。
方法是在取代节内第二位处再插入一个“1”码，使单/双极性变换电路多翻转一次，后续的V码就会与前面相邻的“1”码极性相同，破坏了交替反转的规律，形成了“破坏点”。
4）单/双极性变换电路
电路中的除2电路对加B码、插入码、V码的码序计数，它的输出控制加入了取代节的信号码流，使其按交替翻转规律分成两路，再由变压器将此两路合成双极性信号。
本级还形成符合CCITTG703要求的输出波形。
1.2.3测试项目
（1）实验用具：
双踪示波器一台，衰减探头2个，二号线4根；
（2）HDB31中CLK－IN（TP4）输入2048K的时钟；
（3）HDB32中J2（TP6）输入2048K的时钟；
（4）分别测试TP11输入全零码、全1码、三级伪随机码、四级伪随机码五级伪随机码时，HDB3编码输出（TP12）的输出波形。
1.2.4测试结果
理论波形
1.全零码输入（TP11）的HDB3编码输出TP12波形如图2-7所示：
2.全一码输入（TP11）的HDB3编码输出TP12波形如图2-8所示：
图2-7图2-8
3.三级伪码输入（TP11）的HDB3编码输出TP12波形如图2-9所示。
4.四级伪码输入（TP11）的HDB3编码输出TP12波形如图2-10所示。
。
图2-9图2-10
5.五级伪码输入（TP11）的HDB3编码输出TP12波形如图2-11所示：
图2-11
实际波形
按要求把HDB31实验板上的2048K时钟输入到CLK-IN端与HDB32实验板上的J2端。
1.当TP11输入为全零码时，HDB3编码输出（TP12）的输出波形如图2-12所示。
此波形表明全零码输入时此实验板工作正常。
2.当TP11输入为全1码时，HDB3编码输出（TP12）的输出波形图2-13所示。
此波形表明全1码输入时此实验板工作正常。
图2-12全零码输入时的HDB3编码输出波形图2-13全1码输入时的HDB3编码输出波形
3.当TP11输入为三级伪随机码时，HDB3编码输出（TP12）的输出波形如图2-14所示。
此波形表明三级伪随机码输入时此实验板工作正常。
4.当TP11输入为四级伪随机码时，HDB3编码输出（TP12）的输出波形如图2-15所示。
此波形表明四级伪随机码输入时此实验板工作正常。
图2-14三级伪随机码输入时的HDB3图2-15四级伪随机码输入时的HDB3
编码输出波形编码输出波形
5.当TP11输入为五级伪随机码时，HDB3编码输出（TP12）的输出波形如图2-16所示。
此波形表明五级伪随机码输入时此实验板工作正常。
图2-16五级伪随机码输入时的HDB3编码输出波形
综上所述，此HDB32实验板工作正常。
1.3HDB3译码实验HDB33
电路工作原理
1.3.1电路组成
HDB3译码电路电原理图如图3-1所示。
在图3-1的电原理图中，J1输入来自编码电路的双极性归零HDB3码，经过以上五个功能的处理，在J2输出还原后的全占空、单极性不归零的二进制信码。
图3-1HDB3译码电路电原理图
1.3.2工作原理
1．从HDB3编码原理可知信码的V脉冲总是与前一个非零脉冲同极性。
因此，在接收到的脉冲序列中可以很容易辨认破坏点V，于是断定V符号及前面三个符号必是连“0”符号，从而恢复四个连“0”码，即可以得到原信息码。
HDB3译码的电原理框图如图3-2所示。
图3-2HDB3码译码原理框图
框图的各部分功能如下：
（1）双/单极性变换电路
传输线来的HDB3码加入本电路，输入端与外线路匹配，经变压器将双极性脉冲分成两路单极性的脉冲。
（2）判决电路
本电路选用合适的判决电平以去除信码经信道传输之后引入的干扰信号。
信码经判决电路之后成为半占空（请思考为什么要形成半占空码？
）的两路信号，相加后成为一路单极性归“0”信码，送到定时恢复电路和信码再生电路。
（3）破坏点检测电路
本电路输入H+和H-两个脉冲序列。
由HDB3编码规则已知在破坏点处会出现相同极性的脉冲，就是说这时B+和B-不是依次而是连续出现的，所以可以由此测出破坏点。
本电路在V脉冲出现的时刻有输出脉冲。
（4）去除取代节电路
在V码出现的时刻将信码流中的V码及它前面的第三位码置为“0”，去掉取代节之后，再将信号整形即可恢复原来信码。
破坏点检测与去除取代节电路一起完成信码再生功能。
（5）定时恢复电路
由随机序列的功率谱可知，此功率谱中包含连续谱和离散谱。
若信号为双极性并且两极性波形等概率出现时P=1-P，G1（f）=-G2（f），则在Ps（w）的表达式中后两项为0，没有离散谱存在，这对于位定时恢复是不利的。
所以将信码先整流成为单极性码，再送入位定时恢复电路，用滤波法由信码提取位定时，这里给出的电路是用线性放大器做成选频放大器来选取定时频率分量。
经整流恢复出的位定时信号用于信码再生电路，使两者同步。
1.3.3测试项目
（1）实验用具：
双踪示波器一台，衰减探头2个，双Q9线一根；
（2）先输入三级伪码的编码，微调B2双踪观测,HDB33的译码输出TP12与HDB31中的三级伪码比较，将两波形调为同频同相即可，同样将HDB31中切换为四级五级同样HDB33译码输出与其波形相同。
1.3.4测试结果
1.3.5理论波形
图3-3
1.3.6实际波形
当输入码为三级伪码时，译码波形如图3-4所示。
图3-4输入码为三级伪码时的译码波形图3-5输入码为四级伪码时的译码波形
当输入码为四级伪码时，译码波形如图3-5所示。
当输入码为五级伪码时，译码波形如图3-6所示。
图3-6输入码为五级伪码时的译码波形
由以上三图可知，虽然各图中的两组波形相似，可是波形存在相位差，原因是板上的B2出问题，无法通过微调B2进行相位调整。
综上，HDB33板上B2需要更换才能实现两组波形的同频同相。
1.4数字锁相环提取同步信号实验DPLL
电路工作原理
1.4.1电路组成
1.输入实验电路如图4-1所示。
图4-1数字锁相提取同步时钟实验电原理图
输入、输出脚位分配如图4-1所示，CPLD/FPGA选用U1，注意有两路全局时钟分别输入83P和2P，分别为异步4.096MHz，充当异地时钟。
信码发送方的时钟0.8MHz引出端为28P，发送4级伪码引出端为51P，图形下载后可用示波器测试并与仿真波形进行比较。
2.变换电路“DCFO”模块电原理如图4-2所示。
图4-2变换电路“DCFO”模块电原理图
3.“超前”脉冲成形电路“LDELAYGBT”模块电原理如图4-3所示。
图4-3“超前”脉冲成形电路“LDELAYGBT”模块电原理图
4.“滞后”脉冲成形电路“LDELAY1”模块电原理如图4-4所示。
图4-4“滞后”脉冲成形电路“LDELAY1”模块电原理图
1.4.2工作原理
位同步的重要性
数字通信中，除了有载波同步的问题外，还有位同步的问题。
因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。
因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。
我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。
要使数字通信设备正常工作，离不开正确的位同步信号。
如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。
影响位同步恢复的主要原因：
①输入位同步电路的信号质量；②信号的编码方式：
码元中存在长连“0”或长连“1”。
在实际通信系统中为了节省传输频带和减小对邻近频道的干扰，一般采用限带传输。
也就是将调制信号在基带中进行滚降处理或在中频将已调信号进行中频滤波器成形。
这样的信号经过传输和解调器解调，如QPSK系统则输出是I、O二路模拟信号，由于其形状的原因，因此称为眼图。
位同步取样位置对眼图的开启位置影响很大。
位同步的主要技术指标：
1）静态相差
在相干解调系统中，接收到的信号眼图是由调制器成型滤波器的衰降系统决定的。
为了充分利用接收到的信号能量，通常把位同步的抽样脉冲相位调到眼图最大开启位置。
在这个位置进行判决认为是最佳，称静态相差为零。
相反位同步的抽样脉冲相位偏离了眼图的最大开启位置，就会造成误码或接收机门限特性下降。
通常很多位同步提取电路都存在着一个固定静态相差。
要通过电路补偿及移相方法来调正位同步的最佳取样点。
2）相位抖动
数字通信中相位抖动是随着传输距离、中继次数及复接/分接数目的增加而积累，它对数字通信的影响类似于噪声对模拟通信的影响。
因此相位抖动也常被称为数字噪声。
当考虑抖动对数字网的影响时，常用相位抖动最大峰峰值概念。
它表示相位抖动时间函数的最大值与最小值之间的差值。
在数字网设计时我们要求位同步提取能够有较好的承受最大输入抖动和最小输出抖动能力。
3）同步建立时间
由于位同步恢复一般要采用带有时间常数的电路。
例如采用锁相环提取同步信号方法。
因锁相环中的频分器的时间常数取值不一样，同步的建立时间也不一样。
对于常规的数字通信系统，同步建立时间都能满足一定的要求。
但对于突发模式或跳数模式的数字通信，同步建立时间是一项十分重要的技术指标。
4）同步保持时间
从接收信号消失起，到位同步电路输出的位同步信号中断为止的这段时间称位同步保持时间。
在数字通信中我们要求位同步提取电路要求建立时间短，保持时间长。
这样可以尽量减少由于信道衰减造成位同步的中断。
数字通信位同步恢复的各种方法
一类方法是发端专门发送导频信号，而另一类是直接从数字信号中提取位同步信号的方法，后者是数字通信中经常采用的一种方法。
1）滤波法
已经知道，对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。
但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。
这种方法的方框图如图37-1所示。
它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。
下面，介绍几种具体的实现方法。
窄带法同步提取法是其中的一种。
图4-5滤波法原理图
图4-5原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图4-6所示。
这里，整流输出的波形与图4-5中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。
另一种常用的波形变换方法是对带限信号进行包络检波。
在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。
频带受限的二相PSK信号波形如图4-7（a）所示。
因频带受限，在相邻码元的相位变换点附近会产生幅度的平滑“陷落”。
经包络检波后，可得图4-7（b）所示的波形。
图4-6基带信号微分、整流波形图4-7频带受限二相PSK信号的位同步信号提取
可以看出，它是一直流和图4-7（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图4-7（c）所示的波形，而这个波形中已含有位同步信号分量。
因此，将它经滤波器后就可提取出位同步信号。
2）锁相法
位同步锁相法的基本原理和载波同步的类似。
在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。
前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。
我们把采用锁相环来提取位同步信号的方法称为锁相法。
下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。
（1）数字锁相
数字锁相的原理方框图如图4-8所示。
图4-8数字锁相原理方框图
它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。
其中，控制器包括图中的扣除门、附加门和“或门”。
高稳定度振荡器产生的信号经整形电路变成周期性脉冲，
然后经控制器再送入分频器，输出位同步脉冲序列。
位同步脉冲的相位调整过程如图37-5所示。
若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。
这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉冲[图4-9（a）]，经扣除门、或门并n次分
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