PCB设计中降低开关噪声方法详述.docx
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PCB设计中降低开关噪声方法详述
PCB设计中降低开关噪声方法详述
并没有很多方法可以快速地对它的值进行评估。
只有对封装和电源分配系统进行仔细的检查和详细的仿真才能得出一个较为合理结果。
因为影响SSN的因素实在是太多了，所以不可能要求得到一个精确的答案，而且要评估的几何体都是自然的三维结构，很大程度上还取决于单个芯片的封装（或者连接器）和管脚分布。
由于这个问题的困难度，所以建议对SSN的估算最好是通过仿真和测量的双重途径。
而对于这种噪声源的控制，也只能遵循一些通用的规则。
根据同步开关噪声的产生原因，我们可以从去耦电容的放置，驱动级，以及芯片封装等主要几个方面讨论如何在设计中减小SSN，并分别对其进行仿真比较。
在实际设计中，经常加去耦电容于PCB和MCM系统抑制同步开关噪声。
理论上若去耦电容足够大并靠近有源电路，则可消除SSN噪声，如图所示。
但电容本身和通孔、电源板都有寄生电感，如果所有的电感之和远大于实际电源总线的电感，则不管去耦电容多大，也没有去耦效果.如两电感值相等，则即使加更大的电容，去耦效率也仅为一半或更低。
不同去耦电容下的同步开关噪声
因此，为了有效地抑制同步开关噪声，倾向使用自激频率比较高、高Q值的中等电容（约1～10nF）分布于整个模块（因为大表面封装电容（如≥100nF）通常寄生电感大）。
在电路设计中可通过在芯片内部加去耦电容（即在GNDINT与VDDINT之间加去耦电容）的办法减小SSN的作用，如图所示：
去耦电容降噪声电路
利用软件对SSN进行具体分析时，可以构建图电路模型结构进行Spice仿真。
驱动端的输出缓冲器的详细模型可以如图所示：
输出缓冲器建模
对一般模型进行具体仿真分析，将三条信号线其中一条为开关状态（高电平为3.3V，低电平0V），另外两条分别保持高电平和低电平，负载用25pF的电容模拟。
上图为仿真的结果，其中横坐标表示时间（单位；ns），纵坐标表示电压（单位：
V）：
（a）为有状态切换的信号线负载端电压波形；
（b）为片内驱动器获得的供电电压波形；
（c）为保持低电平的驱动器负载端电压波形；
（d）为保持高电平的驱动器负载端电压波形。
SSN的仿真结果
各图中从上到下依次对应没有去耦电容、有0.11μF片外去耦电容、有l0pF片上去耦电容以及片上去耦电容和片外去耦电容同时存在时的情况。
从图（a）可以看出，没有去耦电容时，电压波形存在过冲和轻微的振铃，加入片外去耦电容后波形变得十分理想，说明这些效应都是由电源供电电感造成的。
片上去耦电容的使用抑制了过冲，但是却出现了高频振荡，这是片上去耦电容和封装电感相互作用的结果，而同时使用片外和片上去耦电容可以获得非常干净的波形。
图（b）说明没有去耦电容时片内驱动器获得的电压围绕3.3V有较大的波动，使用片外去耦电容减小了这个波动，但没有完全消除，因为封装电感也引入噪声，而片上去耦电容的使用几乎完全消灭了轨道塌陷噪声，这时再增加片外去耦电容己经看不到明显的效果。
值得一提的是片外去藕电容的容量为片上去耦电容的一千倍，但是在这里使用的效果却不如后者。
从图（c）可以发现，没有使用去耦电容时，保持低电平的驱动器负载端电压波动约为±0.1V，这个电压虽然不足以导致接收器的误触发，但是这只是单个驱动器开关的情况，如果成百上千个驱动器同时开关，电压波动将导致接收器对信号的错误接收；单独使用片外或片上去耦电容都可以少量减小这个影响，但在这两者同时使用时才能获得最好抑制效果。
图（d）和上述情况相似，没有去耦电容时，保持高电平的驱动器负载端电压波动约为±0.3V，片外和片上去耦电容都能起到一定作用，而同时使用这两者时得到的波形最为理想。
通过上述比较就可以看出使用去耦电容在减小SSN方面的作用，而且这也是很容易实现的，实际的数字系统设计中其应用也很普遍的。
需要注意的是芯片内去耦电容不能够减小MCM或PCB上电源网络的开关噪声，因为MCM或PCB上的回路电流不通过芯片内去耦电容。
2.旁路电容的放置
在高速PCB设计中，在电源管脚附近放置滤波电容就是为了消除电源扰动以及地弹噪声。
设计者应该尽可能的选择寄生电感小的旁路电容并合理的将其放置在PCB中。
下面简要讨论一下器件电源管脚旁路电容的放置。
下图分析了电容的四种放置方式：
最优旁路电容的放置
电源滤波电容的放置位置
如图所示为旁路电容的一种放置方式。
将芯片的地管脚直接通过一个低阻抗的过孔D（一般过孔的寄生电感约为1～2nH）连接到地平面上，这样芯片地管脚上的地弹噪声将通过过孔流入到地平面上，抑制了地弹噪声对芯片的影响。
芯片的电源管脚通过一小段传输线（通常约为50～80mil长，寄生电感约为1～1.6nH）连接到电容的电源盘垫上，电容的电源盘垫和地盘垫直接通过过孔连接到电源平面和地平面上，这样电源管脚到地平面之间也将有一条低阻抗的通路，有效的克服了电源管脚上的电源噪声对芯片的影响。
同时旁路电容附近的电源层上的噪声也将通过过孔B、旁路电容、过孔C这样一条低阻抗通道流入到地平面上，这样的放置方式有效的抑制了噪声对芯片以及电源和其他系统的影响。
如图（b）所示，将过孔B放在电容电源管脚和芯片电源管脚之间，这样将增加通路A的环路电感，当电容和芯片不是位于同一层时，一般采用这种方式。
如图（c）所示，将电容电源管脚处的电源过孔B改打到接近芯片电源管脚A处，这种放置方式类似于上述第二种放置方式，将导致环路电感的增加，此方式应避免。
如图（d）所示去掉电容电源管脚和芯片电源管脚之间的传输线，而将芯片电源电容电源管脚和芯片电源管脚之间通过大的电源平面连接到一起，这样通路A包括：
两个过孔、一个电源平面、一个电容，也同样增加了环路的电感，而且噪声将对电源平面带来不可预知的影响，另外还增加了过孔的数量，减少了板子上的布线面积。
此方式也应尽量避免。
从驱动的角度考虑，我们设计了一个具体的降噪电路，如图所示，这个电路在原来模型电路的基础上多加一级驱动，它可以有效地延长电压的上升和下降时间。
左边的逻辑电路有两个作用，既可以作为后一级驱动器的驱动源，保证电路的功能，又可以在不影响电路功能速度的前提下，调整前级驱动的器件尺寸，使到达P管和N管的开关时间尽可能的长，减少电流的变化量，降低同步开关噪声。
但该电路增加了一些器件，相应地会加大芯片面积。
可降低电流变化率的改进电路
对所设计的降噪电路和模型电路进行HSPICE仿真，仿真结果如图所示，仿真结果表明普通模型电路产生的噪声电压最大值为2.28V，而改进电路的最大噪声电压仅为0.416V，很明显采用二级驱动的电路有良好的降噪效果。
降噪效果对比
由分析可知，不论是地弹噪声还是电源噪声，都是由直通电流和充/放电电流产生。
可采取先去除直通电流再降低输出级的电压变化率的方法减小同步开关噪声，并通过时序控制逻辑电路和可控电压变化率电路来实现。
具体实现电路如下：
设计原理框图
上图是设计原理框图。
其中，VIN是信号输入端，EN0是时序控制逻辑电路的使能端，CONP和CONN是时序控制逻辑电路输出，EN1是可控电压变化率电路的使能端，VINP和VINN为可控电压变化率电路的输出，VOUT是信号输出端。
下面从时序控制逻辑电路和可控电压变化率电路两方面来讨论在信号的输入前端加入附加电路的角度来减小SSN。
（1）时序控制逻辑电路
去除直通电流。
方法是将输出级的NMOS和PMOS两个管子的栅级不连在一起，并确保NMOS和PMOS的各自开关时间不一致，使它们不同时导通。
图6.30虚线框内是一个具体的时序控制逻辑电路。
时序控制逻辑电路
假设此电路的初始状态是输入端VIN为高电平，使能端EN0是高电平。
当输入端VIN从高电平转换到低电平时，与非门NAND1将改变状态，如图所示，CONP端也将从低电平转换到高电平。
所以直到CONP端的电压升到很高时，反馈反相器INV1才会翻转成低电平。
这样就增加了CONP端转换和CONN端转换之间的延时DELAY1。
延时DELAY1的作用是为了在MN管导通之前先使MP管截止。
同理，若电路初始状态是输入端VIN为低电平，使能端EN0为高电平。
当输入端VIN从低电平转换到高电平时，或非门NOR1将改变状态，如图所示，CONN端也将从高电平转换到低电平。
所以直到CONN端的电压降到很低时，反馈反相器INV2才会翻转成高电平。
这样就增加了CONN端转换和CONP端转换之间的延时DELAY2。
延时DELAY2的作用是为了在MP管导通之前先使MN管截止。
在上述两个过程中，MN管和MP管不能同时导通，达到了去除直通电流目的。
注：
设计反馈反相器INV1时，使它的阈值电压远远大于电源电压的一半（Vm>>VDD/2）
设计反馈反相器INV2时，使它的阈值电压远远小于电源电压的一半（Vm<（从上至下依次为）VinVconnVconpImnImp
时序控制电路的波形图
（2）可控电压变化率电路
为了降低充/放电电流引起的噪声，必须要减小充/放电电流的变化率（di/dt）。
一般说来，降低输出级的电压变化率（dv/dt）可以减少充/放电电流的变化率。
对于输出级的电压变化率，可以通过控制前级驱动的驱动电流的大小来控制它。
图中大虚线框内是一个具体的可控电压变化率电路；其中，小虚线框内的PART1是用来控制充电电流，而小虚线框内的PART2则用来控制放电电流。
图6.32可控电压变化率电路
在图中，CONN端和CONP端是由时序控制逻辑电路产生的，它们有不同的时序，以此来控制MP管和MN管不同时导通，避免了直通电流的产生。
在PART1中，可以选择M5、M7、M8提供不同大小的驱动电流来驱动MN管，使得驱动MN管的电压变化率不同，也就引起了不同大小的噪声电压。
假设CONN端为高电平，当EN1为低电平，则M8导通，这时有较大的电流来驱动MN管，驱动MN管的电压变化率大，VOUT端以较快的速度降到低电平，这就产生了较大的噪声电压；在保证电路速度的前提下，让EN1为高电平，则M8截止，M7和M8支路没有电流，这时只会有较小的电流来驱动MN管，驱动MN管的电压变化率小，VOUT端以较慢的速度降到低电平，这就产生了较小的噪声电压。
图6.33噪声电压波形图
同理，在PART2中，可以通过使能端EN1控制M3和M4来调节驱动MP管的电流，使之驱动MP管的电压变化率不同，达到了降低噪声电压的目的。
上图所示为使能端EN1为高电平和低电平时，噪声电压的比较。
其中，V（ngnd）是地噪声；V（nvdd）是电源噪声。
在实际应用中，设计者应该权衡考虑驱动速度和噪声。
在保证电路性能的前提下，尽可能地降低输出级的电压变化率，从而减小噪声电压。
在高速数字系统中，芯片采用不同的封装对同步开关噪声有很大的影响。
在下面我们将讨论封装对数字系统究竟有多大影响，从而采取措施来控制SSN。
1.封装形式的简单介绍
所谓封装形式是指安装半导体集成电路芯片用的外壳。
它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过PCB上的导线与其他器件相连接。
传统模式，电子系统是通过将芯片在印刷电路板进行连接而装配的。
图6.34a和b显示的是传统的插装和表面安装PCB装配工艺。
例如BGA，Flex-TAB，CSP封装工艺现在也已经被发展；分别如图6.34c和d所示。
高速和高性能系统也能应用MCM技术，TAB或flip-chip如图6.34e所示。
a插入b表面安装
c球形珊格排列（BGA）dFlexTAB和芯片尺寸封装
e多芯片组件
方便而又先进的封装和装配工艺
2.等效电感衡量SSN
快速变化的电流流过封装、插座和连接器时产生的同步开关噪声可以用下式表示：
其中Leff为电流流过路径上的等效电感，它随路径的改变而改变。
Leff包含三个部分：
On-chip开关时输出的回路等效电感Leff,PG，路径是由电源和地引脚构成的环路；所有Off-chip驱动从低电平0到高电平1开关输出的回路等效电感Leff,LH；所有Off-chip驱动从高电平1切换到低电平0开关输出的回路等效电感Leff,HL。
通常片内驱动器开关时的等效电感是非常小的，而片外驱动器开关时的等效电感相对较大且不对称，因为地引脚一般要比电源引脚多。
片外与会随着片外驱动器同时开关的数目和方向而变化，如果一些驱动器发生低电平0到高电平1的状态转换，而另外一些则是由高电平1切换到低电平0，那么两者产生的噪声电压就会呈现抵消的趋势，最坏的情况发生在所有同步开关状态都一致的情况。
如果我们将封装所有的电源和地电感以及信号线电感和它们之间的互感组合起来，就可以形成下面的矩阵：
其中Ls表示所有信号引脚的自感，Lp表示总电源电感，Lg表示总的地电感，那么片内驱动器开关时的有效电感就可以表示为：
片外驱动器发生低电平到高电平和高电平到低电平转换时的等效电感分别为：
同步开关噪声的产生绝大部分源于芯片封装问题（此外，还有接插件或连接器），但仅仅是比较芯片封装管脚本身的寄生电感来判断高频封装的优劣没有太大意义。
更有效的方法是通过仿真及测试得到信号回路等效电感Leff来进行比较，通过以上三个有效电感可以对不同封装的性能进行比较和评价，Leff越大，就意味着同步开关噪声也越大。
但有时候也不是很容易就可以通过Leff看出来的，比如下面表中两种封装的等效电感比较，这时候就要取决于实际应用，看轨道塌陷噪声和静态线噪声两者中的哪一个对系统性能的影响更大了：
两种封装的等效电感比较以及应用比较
L
（On-chipswitch）
L
（Off-chipswitch）
L
（Off-chipswitch）
封装1
0.08nH
0.3nH
0.25nH
封装2
0.1nH
0.25nH
0.25nH
评注
因为Leff，PG1因为Leff，LH2因为Leff，LH2=Leff，LH1，当片外驱动器发生1到0的状态转换时，两种封装将产生相等的静态线噪声。
3.封装和开关噪声的关系
如果封装的等效电感的值知道了，开关噪声就可以用QUADDESIGNXTK软件对封装SPICE（或DirectSolution）进行仿真。
例如，下图显示一个典型的MCM驱动接收电路模型。
它是一个8mA1umCMOS缓冲器（大约1ns上升/下降时间）。
Wirebond和BGA都被模型化成集总元件。
把MCM在电路板上的网络看成传输线模型。
CMOS输入被模型化为一个电容。
a原理图b模型
8mACMOS驱动的SPICE仿真，5V电压供应，10个驱动同时开关（1ns上升/下降时间）
假定十个这样的驱动同时开关，仿真后的波形和SSN曲线如图所示。
做一个比较，图显示当Flip-chip封装（Leff=0.05nH）和通常的BGA封装（Leff=10nH）被使用时相应的曲线。
可以看出现代封装技术对减小SSN的作用。
图a中显示的噪声值很明显超过了5V电压供应的CMOS晶体管的极限电压，这可能会导致设计的电路不能正常工作。
aBGA封装技术下的SSNbFlip-chip封装技术下的SSN
c传统封装技术下的SSN
8mA的CMOS驱动的SPICE仿真，5v电压供应，10个驱动同时开关（大约1ns上升/下降时间）
由上述分析，要抑制SSN，首先是减少IC封装的分布电感。
在考虑IC引脚的配置图时，就应该将时钟脉冲信号或数据/地址总线的引脚位置摆放在较靠近芯片的地方。
其次，是采用分布电感量较小的IC封装技术。
表中列举了几种常见的IC封装技术的分布电感量，可以看出表面贴片的封装技术通常会比DIP封装技术少30％的接地反弹；另外，电路设计时应尽可能避免让某个逻辑门驱动太多的负载。
因为在数字电路若有多个并联的逻辑装置。
总输入电容是将每个逻辑装置的输入电容直接相加。
几种IC封装技术的分布电感/电容
IC封装技术
分布电容（pF）
分布电感（nH）
DIP
0.41
2-18
PinGridArray
1
2
SurfaceMountedPakage
1
1-12
WireBond
0.5
1-2
TAB
0.6
1-6
PCB
1
1
利用模型采用仿真工具进行信号完整性仿真得到，当电源地线对IO信号线的比例一定时，输出缓冲器同时开启数目n和不同封装结构等效电感Leff对SSN的影响如下图所示：
不同封装结构同时开启的缓冲器数n与SSN最大值的关系
由图可知,当同时开启缓冲器数目逐步加大时，由于器件的负反馈效应结果，SSN趋于饱和，此现象同利用SPICE模型分析得到的是一致的。
另外还发现，当同时开启缓冲器的数目逐步增加时，封装结构等效电感较大的，SSN更早趋向饱和。
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