亚稳态分析.pdf

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亚稳态分析亚稳态分析研发中心研发中心_芯片部芯片部AricE_mail:

y_1、亚稳态发生的原因？

2、亚稳态发生的场合?

3、亚稳态有什么危害?

4、如何降低亚稳态带来的危害?

引言术语解释低电平：

当器件的输出电压等于或小于VOL，则认为它是逻辑0;高电平：

当器件的输出电压等于或大于VOH，则认为它是逻辑1;当它大于VOL而小于VOH，则认为它是无效输出。

边沿比较仅判断采样点，窗口比较需要在整个采样窗口期内判断，后面讲到的都是指边沿采样。

术语解释建立时间（Tsu：

setuptime）：

是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间。

保持时间（Th：

holdtime）：

是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，Th就是指这个最小的保持时间。

输出响应时间（Tco）：

触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化，也称触发器的输出延时。

术语解释恢复时间（RecoveryTime）：

异步控制信号（如寄存器的异步清除和置位控制信号）在“下个时钟沿”来临之前变无效的最小时间长度。

去除时间（Removal）：

异步控制信号（如寄存器的异步清除和置位控制信号）在“有效时钟沿”之后变无效的最小时间长度。

亚稳态发生的原因及场合1、亚稳态发生的原因？

在数字电路系统中，如果数据在传输中不满足触发器的Tsu和Th，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recoverytime）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态（Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值）。

这段时间称为决断时间（resolutiontime）。

经过resolutiontime之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。

2、亚稳态发生的场合？

只要系统中有异步元件，亚稳态就是无法避免的，亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。

亚稳态的危害由于产生亚稳态后，寄存器Q端输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值。

在信号传输中产生亚稳态就会导致与其相连其他数字部件将其作出不同的判断，有的判断为“1”，有的判断为“0”，还有的也进入了亚稳态，导致数字部件逻辑混乱。

在复位电路中产生亚稳态可能会导致复位失败。

下面我们就一起来从信号传输过程和复位两个方面在理论上分析一下亚稳态的产生。

信号传输中的亚稳态在同步系统中，输入信号总是系统时钟同步，能够达到寄存器的时序要求，所以亚稳态不会发生；亚稳态问题通常发生在一些跨时钟域信号传输以及异步信号采集上，它们发生的原因如下：

（1）在跨时钟域信号传输时，由于源寄存器时钟和目的寄存器时钟相移未知，所以源寄存器数据发出数据，数据可能在任何时间到达异步时钟域的目的寄存器，所以无法保证满足目的寄存器Tsu和Th的要求；

（2）在异步信号采集中，由于异步信号可以在任意时间点到达目的寄存器，所以也无法保证满足目的寄存器Tsu和Th的要求；当数据在目的寄存器Tsu-Th时间窗口发生变化，也就是当数据的建立时间或者保持时间不满足时，就可能发生亚稳态现象。

如下图所示。

由左图可知，当产生亚稳态后Tco时间后会有Tmet（决断时间）的振荡时间段，当振荡结束回到稳定状态时为“0”或者“1”，这个是随机的。

因此，会对后续电路判断造成影响。

异步复位电路的亚稳态在复位电路设计中，复位信号基本都是异步的，常用异步复位电路Verilog描述如下：

always（posedgeclkornegedgerst_n）beginif（!

rst_n）a=1b0;elsea=b;end综合出来复位电路模型如下图所示：

异步复位电路的亚稳态如下图所示，为异步复位电路复位时序图。

如果异步复位信号的撤销时间在Trecovery（恢复时间）或Tremoval（移除时间）之内，那势必造成亚稳态的产生，输出在时钟边沿的Tco后会产生振荡，振荡时间为Tmet（决断时间），最终稳定到“0”或者“1”，从而可能造成复位失败。

同步复位电路的亚稳态在复位电路中，由于复位信号是异步的，因此，有些设计采用同步复位电路进行复位，并且绝大多数资料对于同步复位电路都认为不会发生亚稳态，其实不然，同步电路也会发生亚稳态，只是几率小于异步复位电路。

如下面verilog代码对同步复位电路的描述。

always（posedgeclk）beginif（!

rst_n）a=1b0;elsea=b;end综合出硬件电路如下图所示。

同步复位电路的亚稳态在上一页的综合出来的图中，当输入端Din为高电平，而且复位信号的撤销时间在clk的Tsu或Th内时候，亚稳态就随之产生了。

其时序如下图所示，当复位撤销时间在clk的Tsu和Th内，输入数据为“1”，通过和输入数据相与后的数据也在clk的Tsu和Th内，因此，势必会造成类似异步信号采集的亚稳态情况。

亚稳态发生的概率在实际的数字电路设计中，人们通常想的是如何减少亚稳态对系统的影响，却很少有人考虑如何才能减少亚稳态发生以及亚稳态串扰的概率问题。

1、亚稳态的发生概率由前的面分析可知，系统亚稳态的发生都是由clk的Tsu和Th不满足，又或者是复位信号的移除和恢复时间不满足引起的。

例如对一个异步脉冲信号进行采集，只要脉冲信号变化发生在时钟Tsu和Th窗口内，那就很可能会产生亚稳态，亚稳态产生的概率为：

P=（Tsu+Th）/Tsamp=（Tsu+Th）*fP：

亚稳态产生的概率Tsu：

寄存器的建立时间Th：

寄存器的保持时间Tsamp：

采样时钟周期由上述公式可以看出，随着clk频率（f）的增加，亚稳态发生的概率是增加的。

所以在异步信号采集过程中，要想减少亚稳态发生的概率有下面两种方法：

（1）降低系统工作时钟的频率，增大系统周期，亚稳态概率就会减小；

（2）采用工艺更好的器件，也就是Tsu和Th时间较小的器件；亚稳态的串扰概率在电路中假如某一级发生了亚稳态，如果亚稳态跟随电路一直传递下去，那就会使自我修护能力较弱的系统直接崩溃。

接下来我们分析这种串扰的概率问题。

使用异步信号的时候，好的Desinger都会对异步信号作同步处理，同步一般采用多级D触发器级联处理，如下图所示，采用三级D触发器对异步信号进行同步处理。

如下图所示为一个正常第一级寄存器发生了亚稳态，第二级、第三极寄存器消除亚稳态时序模型。

由左图可以看出，当第一个寄存器发生亚稳态后，经过Tmet的振荡稳定后，第二级寄存器能采集到一个稳定的值。

为什么第二级寄存器还是可能会产生亚稳态呢？

亚稳态的串扰概率由于振荡时间Tmet是受到很多因素影响的，所以Tmet时间又长有短，所以当Tmet时间长到大于一个采集周期后，那第二级寄存器就会采集到亚稳态。

如下图所示。

由上图可知，第二级也是一个亚稳态，所以在这种情况下，亚稳态产生了串扰，从第一级寄存器传到了第二级寄存器，同样也可能从第二级寄存器串扰到第三级寄存器。

这样会让设计逻辑判断出错，产生亚稳态传输，可能导致系统死机奔溃。

如何降低亚稳态产生的影响由前面的分析可知，亚稳态是有可能造成我们的系统崩溃的，所以有亚稳态产生，我们就要对亚稳态进行消除，常用对亚稳态消除有三种方式：

（1）、对异步信号进行同步处理；

（2）、采用FIFO对跨时钟域数据通信进行缓冲设计；（3）、对复位电路采用异步复位、同步释放方式处理。

由于上述几种方法所包含的内容较多，在这里我就不去具体的一一展开讲解，有感兴趣的同学可以课后找我交流