计算机组成原理习题IandII篇带答案.docx
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计算机组成原理习题IandII篇带答案
计算机组成原理习题IandII篇-带答案
一、选择题（每小题2分，共50分）
1.可以在计算机中直接执行的语言和用助记符编写的语言分别是（C）。
I．机器语言II.汇编语言III.高级语言IV.操作系统原语V.正则语言
A．IIIII
B．IIIV
C．III
D．IV
2.冯诺依曼计算机中指令和数据均以二进制的形式存放在存储器中，CPU区分它们的依据是（C）。
A．指令操作码的译码结果
B．指令和数据的寻址方式
C．指令周期的不同阶段
D．指令和数据所在的存储单元
3.存放欲执行指令的寄存器是（D）。
A.ARB.PCC.MDRD.IR
4.一个8位的计算机系统以16位来标示地址，则该计算机系统中有（C）个地址空间。
A.256B.65535C.65536D.131072
5.下列叙述中正确的是（C）
A．寄存器的设置对汇编语言是透明的
B．实际应用程序的测试结果能够全面代表计算机的性能
C．系列机的基本特性是指令系统向后兼容
D．软件和硬件在逻辑功能上是等价的
6.指令流通常是（A）
A．主存流向控制器
B．从控制器流向主存
C．从控制器流向控制器
D．从主存流向主存
7.存储单元是指（B）
A.存放一个字节的所有存储元集合。
B.存放一个存储字的所有存储元集合。
C.存放一个二进制信息位的存储元集合。
D.存放一条指令的存储元集合。
8.存储字是指（A）
A．存放在一个存储单元中的二进制代码组合
B．存放在一个存储单元中的二进制代码位数
C．存储器单元的集合
A．
B．增加总线的功能
C．减少总线中信号线的数量
9.假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，则总线带宽是（B）
A.10MB/sB.20MB/S
C.40MB/SD.80MB/S
10.某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传送一个地址或者数据占用一个时钟周期。
若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（C）
A.20nsB.40nsC.50nsD.80ns
11.在总线上，同一时刻（A）。
A．只能有一个主设备控制总线传输操作
B．只能有一个从设备控制总线传输操作
C．只能有一个主设备和一个从设备控制总线的传输操作
D．可以有多个主设备控制总线的传输操作
12.主存通过（A）来识别信息是地址还是数据。
A．总线的类型
B．存储器数据寄存器（MDR）
C．存储器地址寄存器（MAR）
D．控制单元（CU）
13.传输一张分辨率为640*480像素、65536色的照片（采用无压缩方式），设有效数据传输率为56kbit/s，大约需要的时间是（D）。
A.34.82sB.43.86sC.85.71sD.87.77s
14.某总线有104根信号线，其中数据线（DB）为32根，若总线工作频率为33MHz，则其理论最大传输率为（C）。
A.33MB/sB.64MB/sC.132MB/sD.164MB/s
15.存取周期是指 （D）
A.存储器进行连续读操作允许的最短间隔时间。
B.存储器进行连续写操作允许的最短间隔时间。
C.存储器的写入时间。
D.存储器进行连续读或写操作允许的最短间隔时间。
16.下列有关RAM和ROM得叙述中正确的是（A）。
IRAM是易失性存储器，ROM是非易失性存储器
IIRAM和ROM都是采用随机存取方式进行信息访问
IIIRAM和ROM都可用做Cache
IVRAM和ROM都需要进行刷新
A.仅I和IIB. 仅II和III
C.仅I，II，IIID.仅II，III，IV
17.某计算机存储器按字节编址，主存地址空间大小为64MB，现用4M*8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的为数至少是（D）。
A.22位B.23位C.25位D.26位
18.某计算机的cache共有16块，采用二路组相联映射方式（即每组2块）、每个主存块大小为32字节，按字节编址。
主存129号单元所在主存块应该装入到cache的组号是（C）。
A.0B.2C.4D.6
19.在程序的执行过程中，Cache与主存的地址映射是由（C）。
A.操作系统来管理的
B.程序员调度的
C.由硬件自动完成的
D.既可能是操作系统来管理，也可能是由硬件自动完成的
20.计算机使用总线结构的主要优点是便于实现积木化，同时___C___。
A.减少了信息传输量B.提高了信息传输的速度
C.减少了信息传输线的条数D.加重了CPU的工作量
21.交叉存贮器实质上是一种___A___存贮器，它能_____执行______独立的读写操作。
A.模块式，并行，多个B.模块式，串行，多个
C.整体式，并行，一个D.整体式，串行，多个
二、简答题（答案略，自己查书）
1.已知收到的海明码为0100111（按配偶原则配置），试问欲传送的信息是什么？
2.简述中断处理过程（设备级与处理机级）。
3.同步通信与异步通信的主要区别是什么，并说明两种方式下通信双方是如何联络的。
4.什么是刷新？
刷新有几种方式？
简要说明之。
5.在DMA方式中有没有中断请求，为什么？
DMA接口电路中应设置哪些硬件。
四、应用题
1.某总线支持二级cache块传输方式，若每块6个字，每个字长4字节，时钟频率是100MHz。
（1）当读操作时，第一个时钟周期接收地址，第二、三个为延时周期，另用4个周期传送一个块。
读操作的总线传输速率是多少？
（2）当写操作时，第一个时钟周期接收地址，第二个为延时周期，另用4个周期传送一个块，写操作的总线传输速率是多少？
（3）设在全部的传输中，70%用于读，30%用于写，则该总线在本次传输中平均速率是多少？
答：
（1）读操作需要的时钟周期数=1+2+4=7
读操作传送的数据量=6*4=24B
总线传输速率=24B/（7*1/100M）=343MB/s
（2）写操作需要的时钟周期数=1+1+4=6
写操作的数据量=6*4=24B
总线传输速率=24B/（6*1/100M）=400MB/s
（3）70%*343+30%*400=360MB/s
2.设CPU共有16根地址线和8根数据线，并用MREQ’（低电平有效）作为访存控制信号，WR’作为读/写命令信号（高电平读，低电平写）。
设计一个容量为32KB、地址范围为0000H–7FFFH，且采用低位交叉编址的四体并行存储器。
要求：
（1）选择合适的RAM，采用1片如教材94页图4.36的译码器，画出CPU和存储芯片的连接图。
（2）指出每个存储芯片的容量及地址范围。
答：
（1）连接图如下图
（2）四个芯片，每个芯片为8K。
第00芯片地址范围为0,4,8,7FFCH；
第01芯片地址范围为1,5,9,7FFDH；
第01芯片地址范围为2,6,A,7FFEH；
第01芯片地址范围为3,7,B,7FFFH；
3.某32位计算机，CPU主频为800MHz，Cache命中时的CPI为4，Cache块大小为32字节；主存采用8体交叉存储方式，每个体的存储字长为32位、存储周期是40ns；存储器总线宽度为32位，总线时钟频率为200MHz，支持突发传送总线事务。
每次读突发传送总线事务的过程包括：
送首地址和命令、存储器准备数据、传送数据。
每次突发传送32字节，传送地址或者32位数据均需要一个总线时钟周期。
请回答下列问题，要求给出理由或者计算过程。
（1）CPU和总线的时钟周期各是多少？
总线的带宽（即最大数据传输率）为多少？
（2）Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取？
（3）存储器总线完成一次读突发传送总线事务所需的时间是多少？
（4）若程序BP执行过程中，共执行了100条指令，平均每条指令需要1.2次访存，Cache缺失率是5%，不考虑替换等开销，则BP的CPU执行时间是多少？
注解：
CPU执行时间=CPU计算时间+Cache缺失时的额外开销
CPU计算时间=IC（指令条数）*CPI（平均每条指令周期数）*周期时间
解答：
（1）CPU时钟周期为主频的倒数，即1/800M=1.25ns。
总线的周期为总线时钟频率的倒数，即1/200M=5ns。
总线的带宽=4B/5ns=800MB/s
（2）每次突发32个字节，块大小32个字节，即1个突发完成一个主存块的读取。
（3）完成一个Cache块读访问的过程：
传送地址；启动第一个存储体，每隔5ns（一个总线周期）启动一个存储体，正好间隔40ns（一个存储周期）可以再次启动第一个存储体；流水线工作，每5ns（一个总线周期）完成32位的数据传送。
因此：
存储总线完成一次读突发包括送地址（1个总线周期），存储器数据准备（一个存储周期）和数据传送（8个总线周期），共5ns+40ns+8*5ns=85ns。
（4）CPU执行时间=100*4*1.25ns+100*1.2*5%*85ns=500ns+510ns=1010ns。
4.某机器主存为2KB，指令cache容量为32B。
指令长度均为4B，该段程序执行前，指令cache的内容为空。
先在该机器上执行如下循环程序，假设该程序加载到内存的00000100000地址上，循环执行10次。
OK:
LD.D
F2，0（R1）
MULT.D
F4，F2，F0
LD.D
F6，0（R2）
ADD.D
F6，F4，F6
SD.D
0（R2），F6
ADDI
R1，R1，#8
ADDI
R2，R2，#8
SUBI
R3，R3，#1
BNEZ
R3，OK
问：
（1）假设直接映射，每块8B，请给出程序结束时每个Cache块所对应的主存字块标记，并求出失效率；
（2）假设直接映射，每块16B，请给出程序结束时每个Cache块所对应的主存字块标记，并求出失效率；
（3）假设二路组相连，每块8B，替换采用LRU算法，请给出程序结束时每个Cache块所对应的主存字块标记，并求出失效率。
解：
本题要点：
直接映射和组相连映射下主存地址的划分，替换过程。
主存地址划分：
主存字块标记
Cache块/组地址
块内位移
（1）主存地址划分
分析：
直接映射，每块8B，Cache容量32B，一共4块，即Cache块地址为2位，块内位移为3位。
指令在内存中存储的情况以及主存地址划分如下：
000001
000001
00
00
000
100
000001
000001
01
01
000
100
000001
000001
10
10
000
100
000001
000001
11
11
000
100
000010
00
000
假设：
Cache块编号为0,1,2,3；主存块编号为0,1,2,3,4；随访问主存块在cache中替换的情况如下：
第一次循环
第二次循环
第10次循环
0
1
2
3
4
0
1
2
3
4
0
1
2
3
4
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