基于DSP的HFC 反向通道噪声频谱监测系统设计.docx

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基于DSP的HFC反向通道噪声频谱监测系统设计

题目：

基于DSP的HFC反向通道噪声频谱监测系统设计

课程：

DSP原理及应用课程设计

院（部）：

信息与电气工程学院

目录

摘　要II

１设计目的1

２设计原理1

３设计内容3

３.１信号调理电路3

３．１．１多路信号选择4

３．１．２电调衰减4

３．1．３两级放大4

３．1．４滤波5

３．２A/D采样电路5

３．３用ＦＰＧＡ实现ＦＩＦＯ和系统的逻辑控制6

３．４ＤＳＰ存储系统的扩展8

３．４．１外扩ＦＬＡＳＨ8

３．４．２外扩ＳＤＲＡＭ8

３．５DSP与ARM的数据通信模块9

３．６电源、时钟、复位等电路模块11

３．６．１电源模块11

３．6．２时钟模块12

４　软件设计13

总结与致谢14

参考文献15

摘　要

有线电视HFC双向传输系统，是随着CATV增值业务的需求，单向电视传输系统面临全面改造成双向网络的现状，迅速发展起来的一种新型网络传输形式。

随着HFC网络的大规模投资建设与改造升级，HFC网络的宽带数据业务成为了公众用户选择宽带接入的一个重点。

但在HFC网络上承载通信业务，首先要保障反向通道的传输质量，而影响传输质量的，主要是反向通道中的噪声汇聚和侵入干扰。

本文主要针对HFC网反向通道中的噪声汇聚和侵入干扰，设计并实现一种基于数字信号处理器（DigitalSignalProcessor，DSP）和Ethernet的实时信号频谱监测系统。

利用多路的高速数字采集系统对输入的RF信号实现高动态范围和低噪声的数字转换；利用DSP的高速数据处理能力，在多个域中分析随时间变化的RF信号；并通过ARM芯片构架的以太网通信系统对某个区域内的大数量和分散的HFC反向通道进行实时的信号频谱监测，及时发现问题和分析问题。

与基于瞬态开关的噪声抑制系统组成一套新颖的HFC反向通道噪声监测和抑制解决方案，实时监测HFC反向通道的噪声，并利用噪声抑制系统控制HFC上行的汇聚支路数，减少上行噪声的汇聚。

关键词：

HFC；反向通道；噪声汇聚；DSP；Ethernet；频谱监测；瞬态开关

１设计目的

有线电视HFC双向传输系统,是随着CATV增值业务的需求,迅速发展起来的一种新型网络传输形式。

随着HFC网络的大规模投资建设与改造升级,HFC网络的宽带数据业务成为了公众用户选择宽带接入的一个重点。

但在HFC网络上承载通信业务,首先要保障反向通道的传输质量,而影响传输质量的,主要是反向通道中的噪声汇聚和侵入干扰。

本设计主要针对HFC网反向通道中的噪声汇聚和侵入干扰,设计并实现一种基于DSP和Ethernet的实时信号频谱监测系统。

利用多路的高速数字采集系统对输入的RF信号实现高动态范围和低噪声的数字转换;利用DSP的高速数据处理能力,在多个域中分析随时间变化的RF信号;并通过以太网通信系统对某个区域内的大数量和分散的HFC反向通道进行实时的信号频谱监测,及时发现问题和分析问题。

２设计原理

据系统的设计要求和性能指标，系统由信号调理、高速A/D采样、DSP数据处理、ARM数据通信等几个主要部分组成，如图1.2所示。

首先，信号调理部分对来自多路开关的一路RF信号进行滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和抗混叠滤波，目的在于提高信号的可靠性和数据的精度，保证A/D采样的动态范围；其次，选用高速ADC对输入的RF信号进行采样，A/D技术的进步可以实现高动态范围和低噪声转换，ADC对信号进行滤波、数字化，然后传送到DSP引擎上；其中，FPGA实现系统的逻辑控制，并利用其内部的RAM实现FIFO存储功能，构架ADC与DSP的高速数据缓存；再次，DSP数据处理部分负责管理系统的触发、内存和分析功能，并且利用FFT变换提取信号特征，分析信号的频谱特性；最后，DSP处理完的数据，由ARM负责通过以太网传输到PC机上进行历史数据的保存和实时频谱的分析，并且通过PC机上的软件进行系统的远程控制。

实时信号频谱监测系统由信号调理、A/D采样、FPGA控制、DSP数据处理和ARM数

据通信等几个主要部分组成，系统方框图如下所示：

系统方框图

３设计内容

３.１信号调理电路

信号调理部分是整个监测系统的前端，介于被测信号和A/D转换之间，其主要是为后续的ADC提供足够幅度的被测信号（1VP-P）,而引入的噪声和非线性又要足够低，以满足系统测量的要求。

信号调理电路的技术要求如下：

1输入带宽：

5～65MHz；

2最高输入电平：

80dBμV；

3最高输出电平：

110dBμV（取ADC的参考电压为0.5V）；

4增益：

30dB；

5非线性失真：

≤－60dB；

6完成单端信号转差分信号。

为了实现较高信噪比ADC的采样性能，提高信号的可靠性和数据的精度，保证A/D采样的动态范围，设计信号调理部分对来自多路开关的一路RF信号进行抗混叠滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和低通滤波，电路连接图如下图所示。

３．１．１多路信号选择

设计多路信号输入是为了便于大数量的HFC反向通道的信号监测，同时考虑到系统的实时处理要求及后续DSP的数据处理速度，系统设计至多为16路信号输入。

监测系统的动态范围要求为50dB，则要求器件的隔离大于50dB，非线性失真低于－50dB，再留10dB裕量，故要求器件的隔离大于60dB，非线性失真低于－60dB。

普通多路开关难以在5～65MHz频率范围内工作时达到60dB的信号隔离度以及良好的非线性指标，故要选用插入损耗很低的单刀双掷（SPDT）射频开关进行级联。

选用ADI公司的ADG918SPDT射频开关，

３．１．２电调衰减

RF输入信号来自前端反向光接收机的输出，反向光接收机的输出最高幅度通常为120dBμV，经取样分支器衰减10dB后，到达调理电路衰减器的幅度最高为110dBμ（暂不考虑SPDT开关插损）。

同时又要兼顾到最低RF电平的测试，故将基准设定为80dBμV（按照50dB动态范围的要求，理论上最低就可以测试到30dBμV）按此基准就要求衰减器至少可衰减30dB。

RF衰减器选用PE4308（PeregrineSemiconductor公司生产），该衰减器最高衰减可达31dB，步进1dB，采用3V供电。

为保护各个器件，使衰减器上电默认为衰减30dB，衰减器由ARM控制。

３．1．３两级放大

当AD80141的参考电压Vref＝0.5V，其最大输入电压为1Vp-p（峰－峰值），为不致ADC过载，取0.9Vp-p，即有效值为318.6mVrms（VoltageRootMeanSquare，电压均方根），相当于110.0dBμV，相对于80dBμV，净增益为30dB；当AD80141的Vref＝1.0V时，其最大输入电压为2Vp-p，为不致ADC过载，取1.8Vp-p，即有效值为636.5mVrms，相当于116.1dBμV，相对于80dBμV，净增益为36.1dB。

这里选取Vref＝0.5V，即只需放大30dB，降低了非线性指标恶化的可能。

同时所述电调衰减器可以满足设计要求。

于是，经过衰减和放大的调理，理论上系统可测量信号功率范围为40～120dBμV，满足系统设计要求。

要完成信号放大30dB并把单端信号转为差分信号，可以选用一个优良的RF放大器加一个较高增益的差分放大器来实现。

３．1．４滤波

这里对滤波器的要求不太苛刻，故多路信号选择开关后直接用5～65MHz插件式带通滤波器。

此外，由于系统内有部分高频信号会对系统造成干扰而必须加以消除，因此采用设计简单的无源、单极性、低通滤波器，并将之置于差分放大器与ADC之间，以确保频率超出采样率一半的噪音及不受欢迎信号不会与接收的频率混淆或重叠一起。

这样的滤波器可以消除或减少信号混淆，因此一般都称之为抗混淆滤波器

３．２A/D采样电路

为了减少设计难度，简化系统的中频前端的设计，同时由于HFC反向通道的频率范围为5～65MHz，所以，设计选用合适的ADC对60MHz宽的信道进行直接采样。

根据奈奎斯特抽样定理：

能量有限的带限信号，不存在高于W赫的频率分量，完全可从抽样速率为每秒2W的样值序列中恢复出来。

因此，选用采样频率大于120MHz的ADC就满足设计需要。

由于ADC的动态范围（DynamicRange，DR）指标主要取决于转换位数（n），一般来说采用转换位数越高的ADC，其动态范围越公式：

因为系统要求50dB的动态范围，A/D采样电路作为整个系统的数据采集前端，其动态范围的好坏影响着整个系统的动态范围。

所以为了给整个系统的动态范围提供更大的余量，设计A/D采样电路的动态范围满足60dB。

由公式

（1）可知，理论上10位ADC的信噪比可以达到60.2dB，应该符合设计要求。

但实际上，10位ADC的信噪比根本无法达到这个理论上的最高水平。

此外，信号路径上的其他元件也会为系统添加噪音。

同时也希望能够将ADC的输入信号加以抑制，确保振幅无法达到其峰峰值的范围，因为这样可以避免出现过驱动的现象。

加上即使最微弱的信号也必须比ADC的噪声高6dB以上，所以选择信噪比可以达到66.2dB的11位模/数转换器。

综上所述选用ADI公司低功耗系列的产品AD80141（11bit、140MSPS）

AD80141连接框图如下

ＡＤＣ与ＦＰＧＡ电路连接图

３．３用ＦＰＧＡ实现ＦＩＦＯ和系统的逻辑控制

FPGA大多数时候用作胶合逻辑（GlueLogic）－即将系统的主要元器件连接在一起的逻辑。

它在系统中既实现系统的逻辑控制，又利用其内部的RAM实现先进先出（First-inFirst-out，FIFO）存储功能，构架ADC与DSP的高速数据缓存，使得板卡设计结构简单并减少硬件板卡的干扰。

为了保证ADC工作的稳定性和转换精度，设计ADC总是一直在在进行数据输出，因此输出无高阻状态。

将ADC直接和DSP连接，当采样频率很高的时候，这种方法不但会占用DSP的大量带宽，也会导致低的数据传输效率和大的数据丢失率。

FIFO恰好架起了DSP与ADC之间的一座桥梁，FIFO能缓存大量的数据，进一步提高了ADC和DSP的数据传输效率。

同时由于DSP访问外部存储器器件必须通过外部存储器接口EMIF（ExternalMemoryInterface），FIFO提供有与EMIF无缝连接。

与使用双口RAM作为数据缓存相比，FIFO存储器由于没有地址总线，不会产生地址冲突，接口电路更为简洁且不占用系统地址资源。

虽然FIFO结构还在不断地改进发展，但其应用几乎都基于RAM的结构。

因为基于RAM结构可以设计高容量，高速及高吞吐率的FIFO。

目前大家几乎都采用这一结构，以适应信息技术飞速发展对FIFO设计的更高需求。

基于RAM结构的FIFO不必像原先移位寄存器结构那样，移出数据必须要依次通过每个寄存器，而是使用两个指针寻址的循环顺序存储方式。

在循环顺序存储的FIFO中，两个指针分别表示读指针和写指针。

复位时，两个指针指向相同或不同的存储单元地址（这根据设计需要来规定）。

每个写操作以后，写指针就指向下一个要写入的存储单元地址。

同样，读操作以后，读指针指向下一个要读出的数据存储单元地址。

ＦＰＧ