性能低功耗的CMOS动态逻辑运算电路毕业论文文献翻译.docx

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性能低功耗的CMOS动态逻辑运算电路毕业论文文献翻译

题目：

高性能.低功耗的CMOS动态逻辑运算电路

摘要：

本文介绍了一种应用CMOS的动态逻辑的高性能低功耗的运算电路的设计方法，并分析了它在实际应用中当技术参数改变时的灵敏度。

这个提出的动态逻辑序列允许在它的输入信号作用之前在运算块内存在一个估计值，并且当输入信号到达时快速的得出一个最终的值。

这种逻辑运算序列非常适合关键路径是大量（）组成的运算电路。

此外，提出的这个电路在由于低时滞和动态功耗引起的高输出和高开关频率影响时，表现出更好的性能。

试验表明，对于实际电路，当出现对于动态多米诺CMOS的技术的供电电源，温度，容性负载和过程变化更低的灵敏度要求时，动态逻辑方法在低功耗时能提供更小的持续时间上的延迟（3.5倍），更低的能量损耗（55%），相似的叠加延迟，能量损耗和产生有功区域（只升高8%）。

关键字：

动态逻辑，CMOS数字集成电路，CMOS逻辑电路，低功率运算电路，高速运算电路

文章概要：

1.序言

2.操作说明

3.性能效果

3.1电路结构

3.2给定的结构和动态多米诺CMOS的比较

4.总结

致谢

参考文献

1．序言

多米若CMOS广泛应用于高频集成电路。

和完全互补的静态CMOS逻辑[1]和[2]相比，它减少了计数装置和硅面积，并且提高了性能。

然而，动态多米诺逻辑电路的主要缺点是由于开关活动时钟负载[3]而导致功耗过度。

为了处理动态逻辑的过多功耗，通用的设计方法是在延迟关键路段的电路[4],[5],[6],[7]和[8]之间交换能量。

它是通过一系列的动态和静态电路设计方式[4]和[5]，并且使用双电源电压[7],双晶体管VT的[8]来实现的。

[5]中加法器的设计是在三个静态门中散放两个动态门。

[6]的工作方式应用了建筑学结构技术来降低短路电流和过渡活动.[7]为了得到逻辑值在设计上应用了高电平，而用低电平来记录动态逻辑。

[8]中放大器设计的动态逻辑是使用低压VT的高速磁心大于80%的设备宽度。

本文所用的是一种新的动态逻辑设计方法。

它与动态多米诺CMOS电路相比，由于具有非常深的逻辑深度，所以提高了运算电路的特性，降低了功耗。

这种动态逻辑方案已经被作者成功地在砷化镓集成电路设计应用。

这种设计方式为了动态电路作用在多米若时，会产生新的特性，比如在输入有效之前，闸门开始赋值。

这个结果在计算模块中赋值非常快。

此外,众所周知的问题,与多米诺逻辑[1][9],[10]相比,如逻辑非反的限制,由于电荷再分配以及需要逆变器输出而完全消除,从而减少了芯片面积和延误,提高了性能。

这种动态逻辑显示出较高的设计灵活性;它可以用来在多米诺形式的级联阶段,不同的设计,多输出逻辑与迭代网络[11]和[12].它也可以与流水线快速动态锁存[9]。

为了证明这种动态逻辑在实际应用中的实用性,目前,我们设计了一套加法比较器来和动态多米诺CMOS的一系列相应的加法器进行特性的比较。

我们根据UMC实现1.2v/3.3五1p8m逻辑高速过程，得到了RCA结构的模拟结果。

我们设计了低功耗和高速应用的多个版本的建议结构.设计及灵敏度分析一个版本低功率CMOS结构一直在[13]中研究着，其中包括CMOS的容性负载,温度,电源,制程变异和噪声耦合等需要考虑的因素。

本文发展了这种动态逻辑模式，并且从高速和应用复位相电压vres=0和VCC/2得到低功耗的结构进行了敏感性分析。

2．操作说明

图1（a）给出了所提出的逻辑形式的典型门的基本结构。

它包括一个NMOS逻辑网络（NMOS块），一个用来将输出节点降为低逻辑水平的晶体管（Tr）和一个提高PMOS负载的晶体管（Tp），（Tr）和（Tp）都被时钟信号（φ）控制。

这个版本的电路图完全显示（31K）

图1（a）:

所提出的逻辑形式的门的基本结构，长链逆变器。

（b）晶体管电路图。

（c）逆变器从第1阶段（N1）到第29阶段（N29）的输出电压的乘积。

CMOS内部提出的电路的工作的基本原理[14]已经给出，这里我们证明一下。

当φ处于高阶时，输出节点通过Tr接地。

当φ降低，Tr关断。

输出节点的逻辑有条件的或者变高或者变低。

如果逻辑网络的赋值升高,输出节点的值将趋近与Vcc（反向逻辑），否则，它将变低。

因为给定的逻辑形式的输出复位为低逆变需要恢复输出节点极性的要求，消失了。

对于一个长链逆变器的考虑在图1（b）中给出。

当时间信号降低，级联门的输出开始上升到阈值电压VTH（图1（c））。

在这个电压下，电路中所有的门都处于高增益。

这一特性使提出的电路可以和其他的动态逻辑电路区别开来。

在VTH这点，输入节点的任意小的变动都会在输出节点的电压上产生一个快速的变化。

在其他所有的逻辑设计形式中，为了让输出节点开始波动，输出都需要穿越阈值电压。

然而，当一个门有了有效的输入时，门极的输出只能从VTH到VOH或者VOL做有限的变化。

当给定逻辑的速度再高一些便会导致波动时滞从低到高或者高到低的变化。

这种基于提出的逻辑设计形式的电路在设计时的主要挑战是，对于级联电路结构怎样保证VTH的稳定性，这对于所提出电路在快速逻辑赋值和高性能方面至关重要。

3.性能效果

3.1电路结构

为了在性能和功耗之间寻求一个平衡点，本文提出了两个基本设计结构，并在图2中给出。

这两个设计结构来自两个不同的逻辑形式。

pseudo-NMOS（高速应用，图2（a）和（b））和标准完全互CMOS（功耗低，图2（c）和（d））.这些基本的设计结构每一种都能在两种情况下操作：

复位相电压等于0（Vres=0）或者Vcc/2（Vres=Vcc/2）。

根据图1（c）,我们发现起始阶段和其他阶段的作用不一样，因为它们没有足够的时间来到达VTH这点。

然而，当Vres=Vcc/2时,和初始阶段在电压上的这种差别消失了。

这个版本的电路图完全显示（32K）

表2。

提出的设计结构。

（a）HS0:

Vres=0的高速设计结构。

（b）HS06:

Vres=Vcc/2的高速设计结构。

（c）LP0:

Vres=0的低功耗设计结构。

（d）LP06:

Vres=Vcc/2的低功耗设计结构。

3.2给定的结构和动态多米诺CMOS的比较

为了比较提出的结构和动态多米诺CMOS结构，采用具有仿真作用的长链逆变器。

我们根据UMC选用一个

CMOS，每个输出端有一个10 fF的容性负载，应用理想温度参数

。

这个传播时滞的值tp通过20个阶段的仿真获得，并列于表1中（tp测量时是不断从高到低或从低到高变化的）。

表1同时还给出了tp的平均值和动态多米诺CMOS，标准CMOS和pseudo-NMOS和tp相比的速度上升值。

表1

提出的设计电路和标准CMOS，pseudo-NMOS，动态多米诺CMOS比较的电路延迟参数的仿真结果。

参数

CMOS

LP0

LP06

PseudoNMOS

Domino

HS0

HS06

tplh（ns）

2.234

0.863

0.776

1.823

—

0.620

0.401

tphl（ns）

2.247

0.789

0.681

1.861

2.595

0.690

0.468

tp（ns）

2.240

0.826

0.728

1.842

2.595

0.655

0.434

tpratio

0.947

3.142

3.565

1.409

1

3.962

5.979

对于这个给定的结构在大量的阶段的电路中工作，要特别注意在所有的中间阶段避免不同种类的容性负载，这是为了确所有节点的电压都要和阈值电压VTH一致。

为了给定的低功率设计结构Vres=0，异种容性负载在级联特性作用的中间各个的阶段的影响在图3中做了表述。

在这个例子中，一个额外的1 fF的电容在第11阶段时加在了输出上，这个额外的负载在第11阶段的时候延迟了电压增加到VTH的时间，这反过来在随后的阶段又导致了逻辑赋值的延迟造成拟议动态逻辑逆变器表现为一个动态的CMOS逻辑或门。

这个版本的电路图完全显示（27K）

图3，异性负载在给定的设计结构逆变级联的作用的影响。

Vref=0的低功率。

总之，提出的这个动态逻辑模式非常适合应用于关键路径是由一个大的级联逆变门组成的电路。

许多算术运算,如加法器,乘法器,FIR和其他类似结构都为了完成拟定的逻辑而清除了候选的。

此外,基于提出的动态逻辑模式的电路因为在高扇出和高开关频率的情况下仍能提供更低的延迟和动态能量损耗而优势明显。

拟定逻辑中更低的迟滞扰动和相负载非常适合应用于通过互联磁滞来提高深管线阶段有限制的应用场合。

4．总结

在这篇文章里，我们提出了一个CMOS技术的新的动态逻辑模式。

这个提出的结构适合高速或者低功率的逻辑深度深的电路，比如高性能的RCAs电路。

我们已经设计了一些RCAs来给拟定的加法器结构的性能赋值，并且和那些高性能的加法器在技术参数上进行比较，比如动态多米诺CMOS。

仿真结果表明，这种提出的加法器结构技术参数和电容耦合产生的噪声等方面的变化不是很敏感。

应用了拟定的高速结构的应用电路在传播时间延迟方面强于动态多米诺CMOS5.6倍。

数据的优越性增加了54%，而能源消耗的比特率为更高的54%。

低功率版本的提议结构在传播时滞方面优于动态多米诺CMOS3.5倍，数据优越性是8.7%，降低能源消耗的比特率约55%。

致谢

这项工作得到了MIC，大韩民国的支持

参考文献

[1]J.M.Rabaey,A.ChandrakasanandB.Nikolic’,数字集成电路，（2002）

[2]P.E.Gronowski,W.J.Bowhill,R.P.Preston,M.K.GowanandR.L.Allmon高性能微处理器设计，IEEE集成电路研讨会，实际电路33（5）（1998）.676-686页

[3]R.ZimmermanandW.Fichtner,Low-powerlogicstyles:

CMOS相的传输晶体管逻辑，实际电路32（7）（1997）,1079–1090页

[4]S.Mathew,M.Anders,R.Krishnamurthy,S.Borkar,4GHz的130nm的地址机组与32位元稀疏树加法核心程序，IEEE集成电路研讨会，檀香山126–127页

[5]S.Mathew,M.Anders,R.KrishnamurthyandS.Borkar,4GHz的130nm的地址机组与32位元稀疏树加法核心程序，实际电路38（5）（2003）,689–695页

[6]Y.Jiang,A.Al-Sheraidah,Y.Wang,E.ShaandJ.Chung。

一种新型多型低功耗全加法器。

[7]R.K.Krishnamurthy,S.Hsu,M.Anders,B.Bloechel,B.Chatterjee,M.Sachdev,S.Borkar。

双电源电压超频5GHz的130nm的整数执行核心程序

[8]S.Vangal,Y.Hoskote,D.Somasekhar,V.Erraguntla,J.Howard,G.Ruhl,V.Veeramachaneni,D.Finan,S.Mathew,N.Borkar,5GHz的浮点乘法累加器90纳米双速的CMOS

[9]S.NooshabadiandJ.A.Montiel-Nelson,砷化镓的一种高性能逻辑模式。

[10]J.L.Rossello,C.deBenitoandJ.Segura。

紧凑门级能源和延迟模型动态CMOS门级。

[11]，I.S.HwangandA.L.Fisher，紧凑超快32位CMOS加法多输出多米诺逻辑

[12]N.J.JhaandQ.Tong,测试多输出多米诺逻辑铸模CMOS电路

[13].Navarro-Botello,J.A.Montiel-NelsonandS.Nooshabadi,低功耗和高性能运算电路匮CMOS逻辑模式

[14]V.Navarro-Botello,J.A.Montiel-Nelson,S.Nooshabadi,低功率运算电路匮动态CMOS逻辑模式

英文原文：

Highperformancelowpower

CMOSdynamiclogicforarithmeticcircuits

Abstract

Thispaperpresentsthedesignofhighperformanceandlow

power

arithmeticcircuitsusinganewCMOSdynamiclogicfamily,andanalyzesitssensitivityagainsttechnologyparametersforpracticalapplications.Theproposeddynamiclogicfamilyallowsforapartialevaluationinacomputationalblockbeforeitsinputsignalsarevalid,andquicklyperformsafinalevaluationassoonastheinputsarrive.Theproposeddynamiclogicfamilyiswellsuitedtoarithmeticcircuitswherethecriticalpathismadeofalargecascadeofinvertinggates.Furthermore,circuitsbasedontheproposedconceptperformbetterinhighfanoutandhigh

switching

frequenciesduetobothlowerdelayanddynamic

power

consumption.Experimentalresults,forpracticalcircuits,demonstratethatlow

power

featureoftheproposedynamiclogicprovidesforsmallerpropagationtimedelay（3.5times）,lowerenergyconsumption（55%）,andsimilarcombineddelay,

power

consumptionandactiveareaproduct（only8%higher）,whileexhibitinglowersensitivityto

powersupply,

temperature,capacitiveloadandprocessvariationsthanthedynamicdominoCMOStechnologies.

Keywords:

Dynamiclogic;CMOSdigitalintegratedcircuits;CMOSlogiccircuits;Low

power

arithmeticcircuits;Highspeedarithmeticcircuits

ArticleOutline

1.Introduction

2.Principleofoperation

3.Performanceresults

3.1.Proposedcircuitstructures

3.2.Comparisonoftheproposedstructurevs.thedynamicdominoCMOS

4.Conclusion

Acknowledgements

References

1.Introduction

DominoCMOSiswidelyusedinhighperformanceintegratedcircuits.Itreducesthedevicecountandsiliconarea,andimprovesperformancewhencomparedtothestandardfullycomplementarystaticCMOSlogic[1]and[2].However,themajordrawbackwiththedominodynamiclogiccircuitisitsexcessivepowerdissipationduetotheswitchingactivityandtheclockload[3].

Todealwiththeexcessivepowerdissipationofthedynamiclogic,thecurrentdesignmethodologiestradepowerforperformanceinthedelaycriticalsectionsofthecircuit[4],[5],[6],[7]and[8].Thisisachievedthroughamixofdynamicandstaticcircuitstyles[4]and[5],useofdualsupplyvoltages[7],anddualVTtransistors[8].

Theadderdesignin[5]interspersestwodynamicgatesbetweenthreestaticgates.Theworkin[6]usesthearchitecturaltechniquestoreducetheshortcircuitcurrentsandtransitionactivities.Thedynamicdesignin[7]usesahighsupplyvoltageforthelogicevaluation,andlowsupplyvoltageforclockingthedynamiclogic.Theadderdesignin[8]usesdynamiclogic,withmorethan80%ofthedevicewidthsinthehigh-speedcoreemploylow-VT.

Thispaperproposesanewdynamiclogicfamilythatimprovestheperformanceofarithmeticcircuits,withaverylonglogicdepth,whilereducingthepowerdissipation,whencomparedwiththedynamicdominoCMOScircuits.Theproposeddynamiclogicwassuccessfullyemployed,bytheauthors,forintegratedcircuitsinGaAstechnology[9].Theproposedlogicfamilyworksondominoconceptfordynamiccircuits,withtheaddedfeaturethatgatescommenceevaluationevenbeforealltheirinputsarevalid.Thisfactresultsinveryfastevaluationtimeinthecomputationalblocks.Furthermore,thewellknownproblemsassociatedwiththedominologic[1],[9]and[10]—suchasthelimitationofnon-invertingonlylogic,chargeredistributionandtheneedforoutputinverters—arecompletelyeliminated,thusreducingthechipareaanddelay,andimprovingtheperformance.

Theproposeddynamiclogicshowshighdesignflexibility;itcanbeusedindomino-likecascadedstages,differentialstyle,andmultipleoutputlogicwithiterativenetworks[11]and[12].Itcanalsobepipelinedwithfastdynamiclatches[9].

Inordertoprovetheusefulnessoftheproposedlogicfamilyinpracticalapplications,wepresentthedesignofasetofaddersandcomparetheirfeatureswithacorrespondingsetofaddersinthedynamicdominoCMOS.Wepresentthesimulationresultsoftheripplecarryadder（RCA）structures,fortheimplementationon

1.2 V/3.3 V1P8MlogichighspeedprocessfromUMC.

Wehavedesignedmultipleversionsoftheproposedstructuresforlowpowerandhighspeedapplications.Designandsensitivityanalysisofoneversionoflowpowerstructures（withtheresetphasevoltageof0 V,（Vres=0））inCMOStechnologyagainstthecapacitiveload,temperature,powersupply,processvariationand