MC14550中文资料.docx

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MC14550中文资料

自适应差值脉冲编码（ADPCM）

芯片MC14550

一、典型参数

1、单一供电方式：

～

2、低功耗：

5V时,150mW功耗下降

3V时,65mW功耗下降

3、低噪声：

有差分模拟电路。

4、u律/A律压扩PCM编译码/滤波器电路

5、三种速率选择（32、24、16kbit/s）、四种算法ADPCMCODEC完全满足G721、723、726和G714的PCM性能。

6、通用可编程双音频发生器。

7、可编程,发送增益调整,接收增益调整与侧音增益调整。

8、可直接与话简接口的低噪声,高增益的三端输入运算放大器电路。

9、可直接与与扬声器接口,推挽300Ω负载阻抗。

10、可提供振铃接口的推挽300Ω的驱动电路。

11、可提供降功耗方式,3V电源输入数字信号处理电路

5V电源输入模拟信号处理电路

12、在接收端具有噪声突发检测算法

13、有串行控制口和监控内存,可实现微计算机控制

二、引脚图

三、逻辑图

四、管脚功能简介

第1引脚（TG－ＴransmitGain）：

发送增量控制。

由第2引脚（TI-）和第3引脚（TI+）输入的音频模拟信号经输入运放后从该端输出。

该端实质上是发送滤波器的输入端。

这是设定运算放大器发送增益的输出和输入到发送带通滤波器。

此运算放大器能驱动2KΩ负载到VAG引脚。

当TI_和TI+连到VDD时,TG运算放大器掉电,TG引脚变成高阻抗,输入到发送放大器。

此引脚上的所有信号以VAG引脚为基准。

当器件是在模拟掉电方式下时,此引脚是高阻抗。

此运算放大器由VDD引脚加电。

第2引脚（TI_TransmitAnalogInvertingInput）：

模拟运算放大器反相输入端。

音频模拟信号通过该端进入模拟运放。

这是发送增益设定运算放大器的反相输入。

增益设定电阻通常从此引脚连到TG和从此引脚到模拟信号源。

TI+和TI_引脚的工模范围从1．0V到－２V。

连接此引脚和TI+（引脚3）到VDD将置此放大器的输出（TG）于高阻抗状态,这样,允许TG引脚作为发送滤波器的高阻抗输入。

第3引脚（TI+－TransmitAnalogInput）：

模拟运算放大器反相输入端。

该端一般与第４引脚相接,由第四引脚提供一个电频输入。

这是发送增量益设定运算放大器的同相输入。

对于输入增益设定运算放大器,此引脚调节差分到单端电路。

允许输入信号以VSS引脚为基准,使电频移向VAG引脚,噪声最小。

对于反相放大器结构,如果输入信号准备以VAG引脚为基准,则此引脚可连到VAG引脚。

TI+和TI_引脚的共模范围是到VDD－2V。

连接此脚和TI_（引脚2）到VDD将置此放大器的输出（TG）于高阻抗态,这样,允许TG引脚作为高阻抗输入到发送滤波器。

第4引脚（VAG－AnalogGroundQutput）：

模拟对地输出端,该端能提供一个输出电压,输出给第3引脚。

该端必须在和地之间接入一个去耦电容,电容量在~之间。

此输出提供中电源模拟地调整到。

器件内部所有模拟信号都以此引脚为基准。

此引脚应用使用~陶瓷电容器祛耦到VSS。

如果音频信号处理基准为VSS,则要特别小心利用以防止VSS和VAG引脚之间的噪生。

当在模拟掉电方式下VAG引脚变为高阻抗。

第5引脚（RO－ReceiveAnalogOutput）：

接收模拟信号输出端。

ADPCM信号经过变换处理后的模拟音频信号从该端输出。

这来自数/模变换器的接收平滑滤波器的同相输出。

此输出能趋动2KΩ负载到峰值,基准为VAG引脚。

此引脚可以是以VAG引脚或通过BR2（b7）为VEXT的一半电压两者之一为直流基准。

除了它启动作模拟信号输出外,此引脚是高阻抗。

当器件是在模拟掉电方式下时,此引脚是高阻抗。

第6引脚（AXO_—AuxlliaryAudioPowerInvertingOutput）：

音频信号反相输出端。

该端与第7引脚一起可把音频信号平衡输出。

这是辅助功率输出驱动器的反相输出。

此辅助功率驱动器能差动地驱动300Ω负载。

此功率放大器从VEXT得电,其输出能摆动到VSS和VEXT的以内。

此引脚可以是以VAG引脚或经BR2（b7）的VEXT的一半电压两者之一为直流基准。

此引脚在电下为高阻抗。

除了当它为模拟信号输出而启动外,此引脚是高阻抗。

第7引脚（AXO+－AuxlliaryAudioPowerOutput）：

音频信号同相输出,功能同AXO_。

这是辅助功率输出驱动器的同相输出。

输助功率驱动器能差动地驱动300Ω负载。

此功率放大器从VEXT得电,其输出能摆动VSS和VEXT的以内。

此引脚可以是以VAG引脚或BR2（b7）的VEXT的一半电压两者之一为直流基准。

此脚在掉电下为高阻抗。

除了当它为模拟信号输出而起动外,此引脚为高阻抗。

第8引脚（VDSP－DigitalSignalProcessorPowerSupplyQutput）：

数字信号处理单元电压输出端。

该端是指向该芯片内的数字信号处理单元电路提供稳定的输出电压。

电压为３Ｖ。

但是它不能向外不负载电路供电。

该引脚与地之间应接上一个去耦电容。

电容值在０.1uf。

此引脚连到在片VDSP电压调整器的输出,供给DSP电路和ADPCM编码解码器的其它数字单元的正电压。

此引脚应该用陶瓷电容祛耦到VSS。

此引脚不能用来对外部负载加电,当掉电以维持存储时此引脚内部连到VEXT。

此电源输入引脚必须在和之间,在内部它连到VDSP电压调整器的输入,5V调整充电泵、全部数字I/0,包括串行控制端口和ADPCM串行数据端口。

此引脚也连到模拟输出驱动器（P0+、P0_、AXO+和AXO_）此引脚应用陶瓷电容器祛耦到VSS,当器件掉电时,此引脚内部连到VDD和VDSP引脚。

第10引脚（PI－PowerAmplifierInput）：

音频功率信号放大输入端。

该芯片必须与第5引脚或第6、7引脚的输出音频功率信号之间反馈接入到该端。

从第11引脚输出音频功率信号。

同时,该端内运放的放大增益由芯片内部的16个字节的可编程序的RAMBR2（b7）控制,后面还将要介绍芯片内的16个字节的RAM存贮器的功能。

这是到P0_放大器的同相输入,到P0_放大器的同相输入可以VAG引脚或经BR2（b7）的VEXT的一半电压两者之一为直流基准。

PI和PC_引脚在反相运算放大器中的外部电阻一起作用,以设置P0+和P0_推挽功率放大器输出的增益。

连接PI到VDD将引起掉电,这些放大器和P0+、P0_输出将是高阻抗。

第11引脚（P0_－PowerAmplifierInvertingOutput）：

音频功率信号放大反相输出端。

经过音频功率放大器放大后的信号反相从该端输出。

同样由BR2（b7）控制增益大小。

这是反相功率放大器输出,用来提供反馈信号给PI引脚,以设置推挽功能放大器输出的增益。

此功率放大器从VEXT得电。

其输出能摆动到VSS和VEXT的以内,这在设定此放大器的增益时应注意。

此引脚能驱动300Ω负载到和电源电压无关的P0+。

P0+和P0_的输出是差动的（推挽的）并能驱动300Ω负载到值。

当VEXT使用额定5V电源时它是峰一峰值。

此引脚的偏压和信号基准可以是VAG引脚或经BR2（b7）的VEXT一半电压两者之一为直流基准。

P0+和P0_之间必须是低阻抗负载。

当器件为模拟掉电方式时,P0+和P0_之间必须是高阻抗。

除了它对模拟信号输出始能时外,此引脚是高阻抗。

第12引脚（P0+－PowwerAmplifierOutput）：

音频功率信号放大同相输出端。

功能同P0_。

这是同相功率放大器输出,它是P0_上信号的反相变型。

此功率放大器从从VEXT得电,其输出能摆动VSS和WEXT的以内。

此引脚能驱动300Ω负载到P0_。

此引脚可以是以VAG引脚或经BR2（b7）的VEXT的一半的两者之一为直流基准。

当器件在模拟掉电方式下时,此引脚为高阻抗,关于更多的信息见PI和P0_。

除了当为模拟信号输出而启动外,此引脚是高阻抗。

第13引脚（PDIRESET－PowerDownInput/Reset）：

降功耗输入/复位输入。

该端正常时应为高电平太态,当需要对该芯片进行复位重新工作时,必须送入“低电平”,由该电位的上升沿进行复位工作。

在本实验系统中,有两种方式可进行复位,一种是传统方式,即硬件复位电路,另一种是软件进行复位。

逻辑0加到此输入强制器件进入低功率耗方式。

此引脚的上升沿引起电源恢复并强制ADPCM复位状态（在标准中规定）。

第14引脚（SCPEN－ControlPortEnableInput）：

串行控制口使能信号输入端。

MC145540内部的数字信号处理单元必须要由外部CPU控制单元对其芯片内的16个字节的RAM进行编程控制,才能工作,否则,该芯片不工作,但SCPCLK端、SCPTX端和SCPRX一起操作,该端是使能信号输入端。

本实验中由U301（8031）CPU的P1的,,,同时控制。

其时序关系见图13－3所示。

此引脚当保持低时,为控制的变换选择串行控制端口、状态信息以及进入MC145540的ADPCM编码解码器和从其输出的状太信息。

对于总的16个SCPCLK信号周期,此引脚应保持低,适用的信息传送入MC145540ADPCM编码解码器或从其输出。

SCPEN和SCPLK之间的定时关系示于图13－3所示。

第15引脚引脚（SCPCLK－SerialControlPortClockInput）：

串行控制口时钟信号输入端。

其主要功能同上,其时序关系见图13－3所示。

到此器件的输入是用来控制进入SCP接口或从其出来的数据的传输速率。

数据在SCPCLK的上升沿上从SCPRX进入MC145540ADPCM编码解码器。

数据在SCPCLK的下降沿在SCPTX上移出器件。

SCPDLK可以是0~4。

096MHZ的任何频率,当SCPEN变低,发生SCP事务处理。

注意当SCPEN高时（即它可以连续或能在脉冲串方式下运行）SCPCLK被忽略。

第16引脚（SCPTX－SerialContralPortTransmitInput）：

串行控制口发送状态字输出端,它必须要和上面的时钟信号与使能信号一同工作,其时序关系见图13－3所示。

SCPTX用来控制输出和来自MC14554ADPCM编码解码器的状态信息。

数据在SCPCLK的下降沿上移出SCPTX,第一个是最高有效位。

第17引脚（SCPPX－SerialControlRortReceiveInput）：

串行控制口接处状态字输入端其功能同上,其时序关系见图13－3所示。

SCPRX用来控制输入和到MC145540ADPCM编码解码器的状态信息。

数据在SCPCLK的上升沿上移入器件。

SCPRX当SCPEN为高或当数据正在移出SCPTX时,则SCPRX被忽略。

第18引脚（FST－FrameSync,Transmit）：

ADPCM编码电路帧同步信号输入端,在这里是由十验十二中产生的8KHZ窄脉冲信号作为该端的帧同步信号输入到该端,其时序见图13－4所示。

当在长帧同步或短帧同步方式中使用时,此引脚接收8KHZ时钟,在DT引脚处同步串行ADPCM数据的输出。

第19引脚（BCLKT－FrameSync,Transmit）：

ADPCM编码电路时钟信号输入端,在本实验中,时钟信号是256KHZ方波信号,是由本实验十二中产生的256KHZ时钟信号。

其时序见图13－4所示。

当在长帧同步或短帧同步方式中使用时此引脚接收64~5120KHZ的任何位时钟频率。

第20引脚（DT－Data,Transmits）：

ADPCM编码输出端。

它与FST,BCLKT有着严格的相位关系的相位关系,见图13－4所示。

此引脚由FST和BCLKT控制,并且除了正在输出数据外是高阻抗。

第21引脚（SPC－SignalProcessorclock）：

数字信号处理单元主时中输入端,该端可输入一个或时钟信号作该芯片的工作时钟在本实验中,是由晶振振荡产生提供给该端。

此输入要求或时钟信号用作DSP机械主时钟。

器件内部分频此时钟经PCM编码解码器发生要求的256KHZ时钟。

第22引脚（VSS－NegativePowerSupply）：

接地端。

第23、24引脚（CI－,CI+－ChargePumpCapacitorPins）：

在第23、24两引脚之间的电容,可作降功耗用。

本实验没用到，故不接任何元器件。

这些是电容器连接到内部电压调整充电泵产生VDD电源电压。

电容应置于这些帧引脚之间。

注意如果外部供给VDD,此电容应不在电路中。

第25引脚（DR－Data,Receive）：

ADPCM译码信号输入端。

同DT,关于波形时序时见图13－4所示。

要被解码的ADPCM数据加到此输入,工作和FSR及BCLKR同步,在串行格式下进入数据。

第26引脚（BCLKR－BitClock,Receive）：

译码电路时钟信号输入端,其内型同BCLKT,波形时序见图13－4所示。

当用于长帧同步或短帧同步方式时,此引脚接收64~5120KHZ的任何位时钟频率。

为了器件的模拟信号处理功能排序。

第27引脚（FSR－FrameSync,Receive）：

ADPCM译码电路帧同步信号输入端。

其内型同FST,波信时序见图13－4所示。

当用于长帧同步或同步方式时,此引脚接收8KHZ时钟,同步DR引脚处串行ADPCM数据的输入。

在长帧同步或短帧同步方式中,FSR能对FST异步运行。

第28引脚（VDD－PositivePowerSupplyInpat/Output）：

电源输入端,接+5V。

这是在片电压调整充电泵的正输出和到器件模拟部分的正电源输入。

和通用的电源电压有关,此引脚能作用在以下两种不同的工作方式中的一种：

1、当VEXT由已调整5V（±5%）电源供给时,VDD是输入并且应外连到VEXT,充电泵电容C1不应使用,充电在BR（b2）中应禁用。

在这种情况下,VEXT和VDD能共享同一陶瓷电容祛耦到VSS。

2、当VEXT由~供给,例如应用电池加电时,应使用充电泵。

在这种情况下,VDD是在片电压调整充电泵的输出并且必须不连到VEXT。

VDD应祛耦VSS,使用的陶瓷电容器。

在这种方式下,此引脚不能用来对外部负载加电。

当充电泵断开或器件掉电时,此引脚内连到VEXT引脚。

五、ADPCM芯片MC145540功能与内部16个字节RAM的联系

①发送模拟部分

发送增益调整电路由BR1（b2~b0）决定

高通滤波器是否接入由BR8（b4）决定

线性、非线性编码选择由BR8（b5）决定

I/O工作模式由BR0（b4,b3）决定

VEXT电压的PCM码字由BR9（b7~b0）读出

（VEXT=时）BIN为X1111111）

②发送数字部分

FST使能延时2/6帧的控制由BR7（b5）决定

③接收数字部分

译码PCM信号其码字的读出由BR10（b7~b0）决定

④接收模拟处理部分

接收滤波器是否接入由BR2（b4）决定

接收增益调整由BR2（b2~b0）决定

⑤接收模拟输出部分

PO－PO+的PDI控制由BR2（b5）决定

AO+、AX的PDI控制由BR2（b6）决定

⑥侧音增益部分

侧音增益调整由BR2（b6~b4）决定

⑦数字信号处理时钟部分

256kbit/s的CLK内时钟/外时钟由BR0（b7）决定

⑧数字I/O方式选择由BR0（b4~b3）决定