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基于FPGA/ DSP实现的高性能多通道计数器

F.Baronti，ALazzeri，R.Roncella，R.Saletti

关键词：

计数电路;数字化测量;数字信号处理器;数字系统;现场可编程门阵列

1.简介

一个多通道计数器是一个电子系统，它能够在给定时间区间内对每个输入通道的数字脉冲进行计数，并检测。

这样一个系统在许多科研工业制成品中起着关键作用，更重要的应用于基于单光子雪崩二极管（SPAD值）阵列的光子计数。

例如，在天文观测试验中一个SPAD阵列所收集到的光子数目取决于集中在天体表面那个特定亮度的元素。

由于SPAD对每一个检测到的光子都生成一个数字脉冲，所以天文图像可以通过映射点的数目来显示像素的亮度。

作为一个结果，这些实验的质量在很大程度上依赖于涉及的脉冲计数系统的性能、输入通道的数量、最低时间积分宽度（即最高时间分辨率）、最大输入脉冲速率。

在过去几年，SPAD的性能有了大大的提高，这要感谢高速发展淬熄电路以及和CMOS技术的成功实现。

出于这个原因，高性能脉冲计数器使新设备的开发成为并对正在使用的进行改善。

现在有几个商业上的计数器最能满足这些尖端应用的要求。

特别是，除了能对输入脉冲计数这一基本功能外，他们也能够对收集到的结果进行实时处理，因此显著的扩展了其使用寿命。

然而，因为他们主要是基于ASIC的，非常昂贵，只适用于大规模应用。

在本文中，我们将介绍一高性能、低成本的64位脉冲输入通道的计数器。

此系统已经通过现有FPGA/DSP框架电路板实现了。

上面已经做了基本并简要的说明。

在这里，针对计数器框架我们提供一个扩展的以及更通俗的理论分析，为设计多通道计数器提供有价值的参考以及一般的设计工具。

此外，我们系统另一较大的实验特征已经报道并对其性能和最先进的同行进行比较。

结果显示，因为它具有竞争力的性能，小尺寸和低成本而非常有吸引力。

这种计数系统的主要特点是其可扩展架构。

这使我们很容易地更改计数器的参数，使其调整到适应需求的合适值。

例如，积分线的宽度可以是极其广的范围，从几微秒到几百毫秒，拥有数步长纳秒。

这在天文学，是极其有用的。

因为无论是高或低光都允许观察快与慢的现象。

此外，积分线的范围决定了两个连续图像间的时间间隔，即成像系统的帧速率，因此时间分辨率是实验观察的对象。

在连续两个区间内，积分可以长期的无穷循环下去，那么计数器就可以工作在连续模式下。

它也有能力实时处理滤波器以及其他所需要的数据。

然后，它通过一个IEEE1394网络同时传送数据和原始计数以便于记录和进一步处理。

作为一个例子，图1显示了一个典型的应用场景，该场景中计数器应用于天文观测。

图1.对拟议系统的典型应用

高度的可扩展性使远程用户可以设置、控制整个采集过程。

事实上，当选择的积分区间从8微妙到186毫秒，以11纳秒为一个步长，计数深度为8到23位字节，采集模式（输入信号连续或触发）和触发采集（也是后触发延迟和采集的长度）下是可能的。

此外，时间的测量分辨率不仅取决于双方的使用的通道数量还有选择的计数深度。

尤其是，如果只启用2个通道，一个分辨率为378ns的8位字节的计数深度是可以实现的。

让我们来探究更多的细节,电路板使用（OrsysMicroLineC6713Compact微细C6713Compact），具有1M赛灵思Virtex–II系列的现场可编程门阵列、225MHZ浮点型DSP，TI公司的TMS320C6713数字信号处理器、TI生产的TSB12LV32链路层控制器以及高速IEEE1394串行接口。

32位DSP外部存储器IF（EMIF）数据线同时连接到FPGA和逻辑链路控制。

该FPGA还从DSP的EMIF接收90MHz的时钟源。

逻辑链路控制通过数据移动和微控方法同时管理IEEE1394总线同步和异步的转换。

如图2所示。

该微细连接器路由64个输入通道连接到FPGA，它实现采集和计数逻辑。

当包含计数结果的数据包准备完毕，FPGA就将其发送到DSP和逻辑链路控制数据移动IF中。

通过这种方式，逻辑链路控制通过IEEE1394异步连接传送数据的同时，DSP实现了实时处理，从而，数据可以通过远程设备进行记录以便于离线操作。

一旦DSP按照指定的命令处理完相应数量的数据包，它就将执行的结果发送到逻辑链路控制控制器中，以便于处理后的数据可以通过IEEE1394异步链接传送出去。

图2.微C6713Compact系统架构

2.系统设计的注意点

一个计数器阵列通常有以下几个参数：

输入通道数Nc，传入的最大频率值fINmax，每个通道最大计数位深度Lc，脉冲积累下的时间积分宽度Tw。

这些参数的设置根据所使用的系统而进行不同的设置。

特别是，时间积分往往在一个非常广的范围内波动，从几微秒到几百毫秒。

波动范围的上限TWmax和Lc、fINmax之间的关系用下面的公式表示:

Lc=log2（TWmax*fINmax）

（1）

TWmax和fINmax越大，FPGA上的逻辑资源对每个通道计数的需要就越大。

因此，有效的资源受限于所选择的实施平台，而最大通道数受制于TWmax和fINmax值。

由于Tw值越小，测量的数据速率会越大。

它的下界不仅取决于FPGA与DSP之间的有效带宽，也取决于DSP实时处理时的最大输入比特率。

特别是，在硬件平台给定的情况下，Tc的最小值取决于可用的有效带宽以及DSP固件的复杂程度。

因此，主要的设计挑战和目标是要解决这些问题，并达到最低的集成区间，即最大的系统时间分辨率。

综上所述，数据格式是一个重要问题。

让我们假设16

让我们也用L表示结果中实际使用的位数。

由于DSP处理32位的数据，在32字节情况下，我们可能会格式化这个数据。

事实上，如果L=Lc，那么每32位字节可容纳32位单一的结果，使数据格式必须为1。

相反，如果L=16或L=8，则连续2个或4个结果，可分别存储在32B数字中，即2*16B、或4*8B的数据格式。

对于这些数据格式，DSP分别以每2TW或每4TW为单位接收数据包。

为了维持实时数据处理，DSP必须在下一个数据包到来之前处理完现在的数据包。

一般来说，DSP处理一个数据包所需的时间取决于分组数据的格式，并随计数器的读数而增加。

出于这个原因，即使压缩数据格式提高了FPGA和DSP的带宽分配，这种技术并不能保证Tw的最小值会有所改善。

一个更好的系统时间分辨率只能在特定情况下实现，如下列所述备注。

对于上述每一个数据格式，让B32，B16和B8各自代表DSP实时维持的最高的输入比特率。

诚如以上所说，处理压缩数据包需要的额外时间大小呈现如下一个关系：

B32>B16>B8

（2）

在输入通道Nc给定数值的情况下，FPGA的硬件编程完成，B32，B16和B8的值相应确定。

根据应用DSP进行数控编程的实时处理。

如果使用1*32 位的数据格式，实时处理在下面情况下才有可能（32*Nc）/Tw小于等于B32，也就是说Tw大于等于（32*Nc）/B32=Tw32。

换句话说，当使用1*32位的数据格式时，Tw32是最小允许值。

以同样的方式，使用2*16B的数据格式，我们必须有（32*Nc）/2Tw小于等于B16；那就意味着Tw大于等于（16*Nc）/B16=Tw16；进行比较，系统时间分辨率只有在TW16

最后，让我们来比较一下4*8B的数据格式，实时处理的可能性发生在以下成立的条件下。

只有当（32*Nc）/4Tw小于等于B8，即Tw大于等于（8*Nc）/B8=Tw8时，系统分辨率才会得到改善。

再次，在图中比较（8）和（6），系统分辨率只有在TW8

总之，单字节中包含2到4个结果决定了该系统的时间分辨率是否会缩短，而只有在可持续比特率较大时，并且至少为2到4倍的1*32 B格式时，才会缩短。

主要的设计目标就是使得（9）到满足。

让我们假设条件是令人满意的。

现在是有趣的是，看看在一个普通的工作条件（Tw，fin）下，一旦数据格式饱和又会导致什么样的后果。

当L=Lc，16和8格式被选择。

通过下面图3的曲线我们可以依照此进行分析。

我们可以画出曲线（图3）给出:

Rc:

Tw*fin=2Lc

R16：

Tw*fin=216

R8：

Tw*fin=28（10）

Rc的曲线代表Tw，fin这些参数。

同样的方法，R16和R8的曲线分别代表了16位和8位带宽的计数结果。

图3.（TW，FIN）平面分区图

如果输入参数Tw，fin设置一个高于Rc的点，那么计数器将达到饱和。

相反，如果此阵列在曲线下面，那么将有可能是因为以下三种情况导致的：

如果L=Lc，那么必定有Tw大于等于Tw32，饱和的情况将永远不会发生；如果L=16，那么必定有Tw大于TW16，我们必须考虑到r16，在其之上，饱和会发上，之下则不会。

如果L=8，那么必定有Tw大于TW8，我们必须考虑r8，饱和在其上会发生，其下则不会发生。

因此，对这个参数组合Tw，fin分成12个区域，命名为Ajk，其中j为1到4之间的数据，K为1到3之间的数据。

如图3所示。

数据格式可以在各自的区域内看到，相关饱和也可以在表1的总结表格内看到。

图4.系统的整体性能图

表1

最后，同样的对上图进行延伸，对TWmax进行记录，如图4。

此图适用于上述假设的情况，并就上述理论并给出了一个直接的曲线展示。

特别是fin一定的情况下，最小Tw值，Tw一定的情况下，最大fin的值。

3.FPGA架构

FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL，GAL，EPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA的使用非常灵活。

目前，大部分的FPGA在使用时都需要外接一个EPROM保存其程序，加电时,FPGA芯片将EPROM中的数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。

掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。

FPGA的编程无需专用的FPGA编程器，只需用通用的EPROM，PROM编程器即可。

当需要修改FPGA功能时，只需换一片EPROM即可。

这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。

FPGA市场占有率最高的两大公司XILINX和Altera生产的FPGA就都是此类型的，另外还有一种基于Flash的FPGA，由Actel公司提供。

此种FPGA其芯片内部自带了FlashROM（闪存），可以存储程序而不需要外接ROM，这可以节省成本和制板面积。

FPGA芯片可以被称为可订制的特殊ASIC芯片，它除了具有ASIC的特点之外，还具有以下几个优点：

随着VLSI（VeryLargeScaleIC,超大规模集成电路）工艺的不断提高，单一芯片内部已可以容纳上百万个晶体管，这使得FPGA芯片所能实现的功能也越来越强，同时也可以实现系统集成。

FPGA芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里通过相关的软硬件环境来完成芯片的最终功能设计，所以，FPGA的资金投入小，节省了许多潜在的花费。

用户可以反复地编程，擦除，使用或者在不动外围电路的情况下用不同软件即可实现不同的功能。

FPGA软件包中有各种输入工具，仿真工具，版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可以完成电路的输入，编译，优化，仿真，甚至最后芯片的制作。

电路设计人员使用FPGA进行电路设计时，不需要具备专门的IC（集成电