SRIO网络的设计与应用.ppt

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SRIO网络的设计与应用主要内容nRapidIO概述概述nC6000DSP的SRIO接口设计nSRIOSwitch的电路设计nSRIO网络路由的配置nSRIO接口的使用方法nSRIO电路PCB设计与调试nC6000DSPS的SRIO软件设计n基于SRIO互联的系统实例1.RapidIO概述n业界开放标准，点对点嵌入式互联技术；n具有低时延、宽带宽、低传输开销、低管脚数等特点；n采用硬件进行错误检测和恢复具有很高的可靠性；n工作频率和端口宽度具有可升级性；n采用分层的架构，物理层、传输层和逻辑层，层与层之间的功能相对独立，便于各层灵活扩展。

1.RapidIO概述nRapidIO在嵌入式系统中的位置1.RapidIO概述n基于RapidIO互联的系统结构1.RapidIO概述nRapidIO协议的分层结构1.RapidIO概述nRapidIO系统中数据包的传输流程WhenToUseRapidIORapidIOOnthebackplane-Futureproof-Highthroughput-Lowdeterministiclatency-Guaranteedpacketdelivery-PrioritizedtrafficRapidIOforfaulttolerantSystems-Flexiblesparingstrategies-Continuedsystemoperationintheeventofsinglefaults-Rapiddetectionoffaults-FlexibleresponsetofaultsRapidIOonboardasthesingle,simpleinterconnectamongallboardcomponentsProtectyourSWinvestment-S-RIOlogicallayerremainsthesameacrossdifferentphysicallayer-RapidIOscalesperport-SavessystemtotalpowerSerialRapidIOEcosystemTI,Freescale,AlteraandLSIhaveannouncedS-RIOGen2productsothersuppliersofS-RIO1.3haveGen2informationavailableunderNDAAxxiaCommunicationsProcessorDSP:

severalproductsInTCI64xxfamilyDSP,PowerQUICC&QorIQmulticoreXLS416familyMulticoreProcessorFPGA:

ArriaandStratixFamilyFPGA:

Virtex4/5/6familiesFPGAWirelessBasebandProcessorDSPOct22xxPowerPCbasedprocessors460GTSwitches,Bridges&IPCPSandTsiFamilyNetworkProcessorOcteon2familyNetworkProcessorWinPath3RapidIOEnabledEndpointsVendorDeviceS-RIOGenMaxS-RIOSpeedDigitalSignalProcessorsTexasInstrumentsTCI6482（Himalaya）13.125GbpsTexasInstrumentsTCI6487/6488（Faraday）13.125GbpsTexasInstrumentsTCI645513.125GbpsTexasInstrumentsTCI6484（Curie）13.125GbpsTexasInstrumentsTMS320C66x（Nyquist）25GbpsFreescaleMSC8144,MSC815625GbpsFreescaleMSC8157/MSC815825GbpsProcessorsFreescaleP4080QorIQ13.125GbpsFreescaleMPC854313.125GbpsFreescaleMPC854813.125GbpsFreescaleMPC8641/D13.125GbpsFreescaleMPC857213.125GbpsCaviumOcteonIICN66XX,CN63XX25GbpsAMCC/AppliedMicroPPC460GT13.125GbpsNetlogic/BroadcomXLS616/416/40813.125GbpsLSILogicStarCoreSP2704/SP217613.125GbpsMindspeedTranscede400013.125GbpsWintegraWinpath313.125GbpsFPGAsXilinxVirtexII,VirtexIIPro,Virtex4FX/5LXT,Virtex5,Virtex6,Spartan61/23.125Gbps/6.25GbpsAlteraArriaII,Stratix/StratixIIGX,StratixIVGX,StratixVGX1/23.125Gbps/5GbpsLatticeLatticeECP3,LatticeECP41/23.125Gbps/6.25Gbps主要内容nRapidIO概述nC6000DSP的的SRIO接口设计接口设计nSRIOSwitch的电路设计nSRIO网络路由的配置nSRIO接口的使用方法nSRIO电路PCB设计与调试nC6000DSPS的SRIO软件设计n基于SRIO互联的系统实例2.C6000DSP的SRIO接口设计nC6455SRIO接口简介符合RapidIO互联协议1.2标准；在逻辑层上支持I/Osystem和Messagepassing,不支持GlobalSharedMemory；可配置为1个4X的端口或4个1X的端口，端口速率1.25Gbps、2.5Gbps或3.125Gbps；能够响应和发送门铃方式的中断；支持8bits和16bits两种大小的器件ID；2.C6000DSP的SRIO接口设计nC6455SRIO外设结构2.C6000DSP的SRIO接口设计nC6455SRIO管脚与互联2.C6000DSP的SRIO接口设计n基于SRIO互联的4C6455板卡2.C6000DSP的SRIO接口设计nC6678SRIO接口简介符合RapidIO互联协议2.1.1标准；在逻辑层上支持I/Osystem和Messagepassing,不支持GlobalSharedMemory；可配置为1个4X、4个1X、2个2X、1个2X+2个1X端口，端口速率1.25Gbps、2.5Gbps、3.125Gbps和5Gbps；能够响应和发送门铃方式的中断；支持8bits和16bits两种大小的器件ID；支持组播ID;2.C6000DSP的SRIO接口设计n基于SRIO互联的5C6678板卡主要内容nRapidIO概述nC6000DSP的SRIO接口设计nSRIOSwitch的电路设计的电路设计nSRIO网络的配置nSRIO接口的使用方法nSRIO电路PCB设计与调试nC6000DSP的SRIO软件设计n基于SRIO互联的系统实例3.SRIOSwitch电路设计nTundraTsi568Switch芯片3.SRIOSwitch电路设计n面向DSPFarm应用3.SRIOSwitch电路设计n主要电路设计JTAG电路I2C电路工作模式选择端口开关控制主要内容nRapidIO概述nC6000DSP的SRIO接口设计nSRIOSwitch的电路设计nSRIO网络的配置网络的配置nSRIO接口的使用方法nSRIO电路PCB设计与调试nC6000DSP的SRIO软件设计n基于SRIO互联的系统实例4.SRIO网络的配置n交换机与节点的区别交换机：

路由表；存储与转发；没有ID，Hopcnt；节点：

数据包与维护包收发；有ID；n节点ID的配置唯一性；自行分配或者Host分配；源ID与目的ID；大ID和小ID4.SRIO网络的配置nC6455SRIO的初始化4.SRIO网络的配置nSwitch路由表的配置1）JTAG配置；2）EEPROM配置；3）Host维护配置。

5.SRIO接口的使用方法主要内容nRapidIO概述nC6000DSP的SRIO接口设计nSRIOSwitch的电路设计nSRIO网络的配置nSRIO接口的使用方法nSRIO电路电路PCB设计与调试设计与调试nC6000DSP的SRIO软件设计n基于SRIO互联的系统实例6.SRIO电路PCB设计与调试n设计高速串行电路的相关基本知识；n高速串行电路的设计流程；n高速串行电路PCB设计注意事项；nSRIO的调试方法；nSRIO调试可能出现的问题及解决n其它6.1设计高速串行电路的相关基本知识1）.SRIO信号特性：

a.频率高：

1.25Gbps,2.5Gbps,3.125Gbps.b.信号翻转快：

8b/10b编码的目的是通过足够的翻转来提取时钟；c.利用模拟的SERDES驱动低摆幅的CML缓冲器，在特性上类似于模拟和射频信号；CML（CurrentModeLogic）n与LVDS，ECL同为高速信号传输电平标准；nCML:

CML电平是所有高速数据接口中最简单的一种。

其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。

nVPP一般为800mV，可以通过芯片内部寄存器设置，SRIO物理层规范规定ShortRun情况下为500，1000mVpp，LongRun情况下为n800，1600mVpp，nCML之间的连接分两种情况：

当收发两端的器件使用相同的电源电压时（收端和发端具有相同的共模电压），CML到CML可以采用直流耦合方式，信号线上可以不加任何耦合器件；当收发两端器件采用不同电源电压时，必须使用交流耦合，中间加隔直电容。

一般为0.1u或0.01uf0402封装或者更小封装的陶瓷电容。

以C6455和Tsi568为例。

C6455SRIO供电为1.25V,Tsi568SRIO供电为1.2,1.5V,它们之间互联就应该加隔直电容；C6455之间互联可以不加隔直电容。

6.1高速电路设计流程1）制定设计目标：

计算能力、互联带宽、接口形式、拓扑结构、板型、功耗等等；2）芯片选型和实施方案：

确定主要器件型号，围绕设计目标制定实施方案，越详细越好；最好是根据实施方案就能够画出原理图；3）充分挖掘芯片的详细资料和调试工具EVM板的原理图、PCB及器件选型，如SpectrumC6455EVM板的资料就非常全面；Tsi568A这方面的资料也很全面。

芯片的勘误表等；勘误表有效的避免设计失误。

如C6455关于PCIReset，WarmReset和PoweronReset的勘误。

在调试工具上，Tsi568的主机调试软件就很好用。

4）原理图设计（细节决定成败！

）充分参考EVM的设计（能抄的就抄）；有效避免芯片的勘误；去藕电容的数量、容值和封装等严格按照芯片手册设计；检查交流耦合电容、LVDS端接、LVPECL端接、Open-drain的上下拉电阻、电源的虑波等细节。

画完之后除了自己检查最好还有其他人Review。

5）PCB设计a.建立封装；（每一个工程都应有独立的PCB库）b.绘制板框；设置禁布区；c.合理布局主要器件并估计走线层数；d.综合各芯片对电源/地的要求确定平面层数；e.按照SI的原则考虑叠层，优先保证高速串行电路的SI；f.确定好每层的走线，电源地平面的划分，形成文档；g.设计单端走线线宽、差分线的线宽和间距、过孔的参数；（差分线线宽和间距设置的考虑因素）h.把叠层、各层单端线宽、差分线宽和间距、阻抗控制要求、板厚要求及其他要求发送给制板商，要求他们评估可行性，按照他们的反馈作调整，达到满足己方的设计目标并且制板商也能制造的目的。

（这个过程很