CB321600延长摩尔定律的微处理芯片新原理新结构与新方法研究.docx
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CB321600延长摩尔定律的微处理芯片新原理新结构与新方法研究
项目名称：
延长摩尔定律的微处理芯片新原理、新结构与新方法研究
首席科学家：
李国杰中国科学院计算技术研究所
唐志敏中国科学院计算技术研究所
起止年限：
2005-12-1
依托部门：
中国科学院
一、研究内容
技术和应用两个方面对未来的高性能处理芯片提出的要求可以概括为“两高两低”，即高效能、高可靠、低功耗、低成本。
为了达到这样的目标，需要解决下列关键科学问题：
1.信息处理效率与信息处理系统的复杂度之间有什么样的关系？
改进处理芯片体系结构和相应软件系统的工作一直具有试探性和盲目性，缺乏有效的指导依据，导致尽管软硬件的复杂度都大大增加了，却没有带来与此相称的性能和功能回报。
图灵机作为一种公认的计算模型，只界定了哪些问题是可计算的，它并不关心计算的效率；基于与冯结构对应的RAM模型，已发展了较完备的关于计算的时间和空间复杂性分析理论，虽能有效地指导算法的设计，却不能有效地指导信息处理系统体系结构的设计。
在结构设计方面，目前沿用的指导性原则只有1969年发表的Amdahl定律（它指出应该加快系统中使用频率最高的那些部件），以及在此基础上形成的基于工作负荷的定量分析方法（当面向多种负荷时，往往用几何平均进行折衷）。
这是远远不够的，尤其是当评价一个处理芯片或系统的指标已经从单一的“高性能”转向多方面的“高效能”的时候（后者除了包含针对多种应用的“高性能”特点外，还包括高可靠、低能耗、易使用、低成本等因素）。
所以，应当探索新的原理，来指导体系结构设计，避免与效率脱节的复杂性，就像卡诺定理为热机的设计提供了明确的指导一样。
按照传统的高性能处理芯片的设计方法，为了满足多种应用的需要，往往把功能设计得面面俱到，许多逻辑忙碌地工作却不产生积极的效果，导致很高的成本和功耗。
为此，需要在新原理的指导下，研究创新的高效能处理芯片体系结构，使芯片的结构能够按照应用的要求进行自组织，以有效地利用片上的晶体管资源，动态适应不同的应用需求，从而达到降低成本和功耗的目的。
2.信息处理效率与信息处理过程需要消耗的能量之间有什么样的关系？
总体上看，目前我们采用的信息处理过程是一个不确定性逐步减少的过程，即一个熵不断减少的过程，因此肯定是要消耗能量的。
但这个能量的下界是很低的（冯诺意曼曾指出，一个基本二进位操作需要消耗的最少能量是kTln2，其中k是波尔兹曼常数，T是绝对温度，在室温下这相当于310-21焦尔）。
目前的处理芯片在消耗能量方面远远超过这个下界，其本质原因在什么地方，这是一个非常值得研究的问题。
是不是信息处理的效率越高，所需要消耗的能量就越多？
如果是这样，处理效率与能量消耗之间有什么联系？
如果能找到这些问题的答案，那么对芯片的低功耗设计会有巨大的推动。
因为耗散热能的本质原因是由于现在普遍采用的信息处理过程是不可逆的，所以多年来理论界一直有人在可逆计算机方面做工作，他们建议构造基于可逆逻辑的信息处理系统（因为逻辑运算是可逆的，所以信息量不会因为逻辑操作而减少，从而理论上可以不损耗能量）。
可逆计算虽然因其巨大的时间和空间开销，短期内并不现实，但却给了我们一定的启示，让我们去探索逐步逼近理论下界的低能耗电路结构和体系结构。
3.在数十亿元件组成的芯片上如何构造稳定可靠、性能可预测的系统？
随着摩尔定律的延续，芯片特征尺寸进一步按比例缩小，在单芯片上集成数十亿元件（晶体管）已成为可能。
与此同时，由制造过程中工艺参数的涨落或内部原子级效应引起的器件参数离散性不断增加；越来越薄的栅氧化层导致因隧穿而影响可靠性的机率不断增加；越来越多的片内存储器（单个存储单元的尺寸越来越小）给单粒子效应等因素导致的软失效提供了越来越多的机会；芯片供电电压的不断降低和漏电流的不断增加，使传统的可靠性筛选方法（如动态老化、Iddq测量、施加过压应力等）越来越难以实施；等等。
随着缺陷密度增加，芯片的成品率不断下降、芯片的失效速率不断攀升，使芯片的高可靠性设计成为延长硅集成电路摩尔定律最迫切的需求之一。
传统的考虑故障容忍的容错方法成本较高，且其有效性受到失效速率上升的严重影响。
必须研究使电路和系统从故障中自动恢复的新原理，从缺陷容忍、故障容忍和差错容忍等三个层次上研究支持芯片高可靠设计的新结构、新方法，从而提高芯片成品率，降低成本，构造稳定可靠、性能可预测的系统。
围绕上述科学问题，拟重点研究下列几个方面的内容：
（一）可扩展、可重构片上并行体系结构
摩尔定律描述了集成电路芯片上晶体管数量呈指数增长（18-24个月翻一番）的趋势。
按照半导体工业界的预测，这种趋势至少在未来的15年内还会继续保持。
片上晶体管数的如此快速增长，给处理芯片（乃至计算机）体系结构带来了严重的问题（当然也带来了新的机遇）。
问题来源于目前高性能处理器中普遍采用的依靠不断提高时钟频率并努力开发单线程内的指令级并行性来提高性能的设计方法。
为了提高时钟频率，需要把流水线越分越细；流水线变细了，就需要更复杂更激进的乱序执行机制（如动态调度、分支预测、推测执行等）以改善流水线的效率；频率变高后，又需要更大的片上缓存和更多的缓存层次来弥补处理器与存储器间的速度失配。
事实上，这样的设计方法是不可扩展的：
当可用的资源越来越多时，延续这种方法会导致电路复杂度和芯片功耗的急剧上升，从而使未来的芯片或者设计不出来，或者设计出来了但没有办法正常工作。
例如，早在1999年就有预测说，Alpha21464会把1/4的能量消耗在其指令队列上（该芯片的开发计划在2002年被取消）。
同时，用这种办法设计出来的芯片，在耗费大量电力的同时，其性能并不能随着所投入晶体管资源的增长而线性增长。
关于这一点，前Intel微处理器研究实验室主任FredPollack在分析了Intel的微处理器发展历史后，曾提出过著名的Pollack规则：
对于给定的工艺技术（如CMOS），新一代的处理器微体系结构和前一代的微体系结构相比要多占1-2倍的面积，但只能提高40-60%的性能。
也就是说，采用目前流行的设计方法，性能增长速率大致是晶体管资源增长率的平方根。
与传统设计方法相比，采用更明显的并行处理方式，无论在进一步提高性能方面，还是在降低功耗方面，都更有优势。
同时，从芯片设计本身来说，在使用同样多晶体管资源的前提下，在片上重复集成多个简单设计的处理器核，比重新设计一个复杂的处理器核，技术难度和设计风险都会降低很多。
另外，随着线宽变窄，晶体管的开关速度变快了，但线上的延迟却没有缩小（局部连线缩短了，但线也变细了）。
尤其是由于芯片的面积没有变化（按照路线图的预测，高性能微处理器和高性价比微处理器的管芯尺寸会分别一直保持在310mm2和140mm2左右），片上全局连线的延迟会越变越大。
如果仍然沿用传统的设计方法，处理器中指令调度、全局多端口寄存器堆、Forwarding逻辑、片上高速缓存等部分，将不可避免地成为影响时钟频率的难以逾越的关键路径。
为了减少全局的连线，未来处理芯片的设计必须以局部化为根本，甚至连全局的时钟信号也应该尽量消除（如采用自定时电路），对一些不得不全局传送的信号，也应该采取适当的办法减小它对时钟频率的影响（如采用流水线方式传递）。
而通过大量简单处理器核进行并行处理的模式，就是一种最自然的局部化结构。
本项目将重点研究片上处理器核数可扩展至102-104的并行处理芯片结构。
在这样的结构中，考虑到一个时钟周期内信号可传输的距离非常有限，对处理器核之间的通信应该尽可能地采用异步机制且能容忍较长的延迟。
具体地，需要研究处理器核的基本结构（包括指令系统、粒度等）、处理器核之间的互连通信和同步机制（共享内存、消息传递、数据并行等）、片上存储器的组织形式（局部/全局、cache/可寻址存储器、SRAM/DRAM等）和支持多线程并行的基本机制等。
随着线宽的缩小和芯片复杂度的提高，芯片设计中一次性工程费用（NRE）增长迅速。
NRE既包括体系结构设计成本（如系统和处理器设计、硬件/软件划分、逻辑综合、设计验证和后期系统集成），也包括物理设计成本（如版图规划、布局布线、线路设计、版图设计等），还包括掩膜成本等费用（纳米工艺一般需要三十多块掩膜版）。
NRE的增长，意味着需要生产出更多数量的芯片，才能通过费用分摊，收回芯片设计的前期投入。
也就是说，投资回报和盈利对芯片量产规模的要求越来越高了，这要求未来的芯片有较长的生存周期。
从这个意义上来说，单种芯片的生产数量越来越大、市场上芯片种类相对不变或有所减少，也许会成为一种趋势。
但是，需求在迅速变化，一种功能固定（或单一的）芯片（如我们经常提到的SOC），能有那么大的量吗？
应用的需求又是丰富多彩的，我们有能力（资金）设计并生产出满足这些应用需求的多种多样的芯片吗？
这两个问题，都要求在芯片的体系结构上，有新的突破，即呼唤一类非常灵活、柔性化、结构可根据需要动态重组以形成不同功能的新型体系结构，才能以同一款芯片的设计，既满足大批量生产的需要，又满足多种不同应用的需要。
传统设计的通用处理器难于同时很好地运行许多不同的工作负载,于是出现了面向桌面计算机、网络服务器、商用服务器、科学计算等“专业化”应用的通用处理器，以及图形图像处理器、数字信号处理器（DSP）和网络处理器等专用处理器。
目标应用的特征直接决定了处理器的体系结构。
没有哪个体系结构在运行所有的应用时都能达到最优性能，因此处理器的设计者必需调整体系结构设计来适应目标应用的要求。
“专用化”的体系结构匹配于特定应用领域的并行性特征,从而达到高性能和高效率。
这种设计策略虽然降低了单个芯片的设计难度,但却背离了通用芯片设计“通用性”的基本特征。
每种芯片只有在运行适当的应用时才会获得好的性能,否则性能就很差,因而降低了系统的灵活性,增加了芯片系列设计和掩模的成本。
并且，各种专用芯片的出现使得计算机系统的设计复杂度越来越高。
由这些芯片构成的插卡（板）越来越多，由地址和中断冲突造成的系统级复杂性增加，可靠性大大下降。
将大量各种专用部件集成到单块芯片上构成不同种类的处理芯片以适应更大的应用集合的方案，将导致面积增大；并且这种方案中由于各种专用部件之间的设计重用性小，导致设计复杂性增加；如果应用的组合与这些专用部件理想的适用情况不符的话，资源利用率会很差。
本项目拟重点研究的可重构多型处理芯片体系结构希望很好地利用未来的半导体技术提供的能力，在解决应用的多样性问题的同时，解决资源利用率、设计复杂性、系统可靠性，以及低成本和低功耗问题。
其基本思想是通过动态配置片上大量的处理器核、存储单元和互连，支持各种不同类型并行性的计算模型，从而能在一个很宽的应用范围内达到高性能，提高片上硬件资源的利用率，同时获得通用处理芯片适应大量应用的灵活性与专用处理器的高性能和高效率。
可重构处理芯片体系结构的主要特征包括多型性、自适应性和可扩展性，简称为PAS特性：
●多型性（Polymorphism）：
指的是具有多种不同的程序执行模型，能有效地支持从应用中提取出的ILP、TLP和DLP，从而能有效地运行广泛的应用。
●自适应性（Adaptability）：
硬件是粗粒度（而非FPGA那样在细粒度的门级）可重构的。
结构资源（计算，存储和通信）能有效地匹配应用的并行性特征，实现最佳的动态资源配置，从而达到接近专用处理器的高性能和有效的资源利用率。
●可扩展性（Scalability）：
采用模块化/分布化的设计，基本的构造块设计成简单的（小结构的）和可重用的，通过简单设计（大量复制相同的简单结构）构成复杂设计。
充分考虑未来线宽变窄的半导体制作工艺，实现高度的可扩展性，达到一次设计，多个实现。
这样的结构易于实现分布的时钟控制，克服线延迟问题，降低芯片设计、验证和测试的复杂度。
结构资源的分布设计有利于功率的均匀分布和实现低功耗设计。
本项目中拟研究的可重构处理芯片体系结构的关键问题包括：
●计算的表示和程序执行模型的研究：
如何对各种不同的应用建立所要做计算的静态表示，如何提取应用中固有的ILP、TLP和DLP，如何在多型结构上重建一个动态的计算并执行该计算，如何与未来的应用集合达到最佳匹配，如何改进该结构以扩展应用集合，等等。
●微体系结构的研究：
需要什么样的内核构造块（RISC、DSP、ASIC、ASIP、图形处理部件等），需要什么样的存储器，需要什么样的互联和I/O，基本构造模块的粒度应该多大（是由数千个细粒度的处理单元组成,还是只由几个粗粒度的处理器组成），什么样的处理器和存储器粒度对多型能力更好，等等。
●资源重构的研究：
如何平衡结构资源，以有效地匹配结构资源和应用特征，提高资源的利用率，用于开发各种并行性的（ILP、TLP、DLP）资源所占的比例，优化何种并行性，等等。
●软硬接口的研究：
如何兼容现有的系统和应用，如何适应未来的系统级环境，等等。
（二）片上并行系统的编程模型与支撑环境
含有数以千计的处理单元的万亿次片上并行处理体系结构所面临的主要问题，与并行计算机的发展过程中遇到的问题是类似的，即如何将应用中蕴含的不同层次、不同粒度的并行性有效地提取出来并映射到并行的硬件结构上去。
这一问题的解决涉及包括程序设计模型、程序设计语言、编译系统、运行时系统及硬件支撑等在内的多个方面。
当用于传统的以Linpack和NASParallelBenchmark为代表的科学和工程计算应用时，采用目前已经基本成熟的并行计算模型和并行程序开发方法，就可以有效地利用片上的大量处理器核的计算能力了。
再加上适当的优化，还能较好地处理片上的存储和通信能力，进一步发挥芯片的性能。
科学与工程计算类应用虽然非常重要，但毕竟只占计算机应用中的很小一部分。
未来的高性能处理芯片更多地还会面向服务器应用、多媒体应用（包括数字信号处理）和桌面应用。
这时，会遇到很多传统的串行程序自动并行化方法较难实施或较难奏效的应用。
如果这类应用不能有效地利用片上并行处理资源，则它们的实际性能将会很低。
因为片上并行性很高，所以需要有新的软件工具和代码生成技术来支撑，同时也需要有效的细粒度的资源管理机制在指令级并行性、线程级并行性和进程（任务）级并行性之间进行平衡。
因此，如何通过有效（如硬件与软件相结合）的方法和模型，让一个或数个应用有效地利用单个芯片上的数以千计的处理单元，并极大地降低应用的开发难度，便成为迫切需要解决的问题。
结构上的创新需要软件的支持。
片上大量的晶体管资源（从软件层面上看是大量可管理的处理单元或部件），实际上构成了一个片上的“网格系统”的硬件部分，需要高效率的调度和分配，才能协同完成同一个任务。
从可编程性的角度看，需要一个在处理单元和部件级的编程语言。
不同于通常研究的虚拟环境意义上的网格系统，因为从芯片设计的角度看，所有的资源都是可控的，所以，发展硬件与软件相结合进行并行化和资源管理的有效机制和方法，是有可能成功的。
传统的并行化方法，无非是人做、编译器做，或人与编译器协同做，而较少考虑软件跟硬件协同去做。
当时的原因无非有两个，一是硬件不灵活且成本很高，二是硬件的芯片里只有一个（不一定是专门为多处理机大系统定制的）处理器，大的并行系统通常是由大量这样的单处理器芯片搭建的，所以没有办法也没有必要在片内安排特定的并行化辅助硬件。
在未来的片上大规模并行处理芯片里，上述两个限制都不存在了。
一方面，我们有比较充足的晶体管资源，正愁没有办法合理地利用；另一方面，希望这类片上的并行机能够较高效地处理串行应用的需要比较强烈，因此值得探索合适的硬件辅助分析方法。
事实上，近年来，人们已经逐渐认识到对程序作纯粹静态的分析和优化，因为缺少执行过程中的大量动态信息，效果有限。
这也是为什么在开发指令级并行性方面，主要依靠硬件动态调度（从而结构比较复杂）的超标量结构一直占据主导地位，而纯粹依赖编译优化、硬件可以相对简单的超长指令字（VLIW）结构一直没有真正成功的主要原因。
Intel的安腾（即IA-64）系列采用改进的VLIW结构即EPIC结构，因为增加了较多由硬件在执行时动态完成的功能，虽然总体性能比VLIW有所改进，但又把处理器变复杂了。
动态优化编译是当前的一个热门研究方向，但仍只是完全软件的方法，且主要仍然针对指令级并行性的开发，利用程序在常规处理器上执行时搜集的一些动态信息，进行及时的优化。
如果能在处理芯片内部增加必要的辅助硬件，则这个优化过程将更加有效，并且有助于开发更多层次的并行性，如线程级并行、数据级并行和进程级并行等。
如何将应用更好地映射到新体系结构上是这方面研究的首要目标，这包括如何充分发掘程序中的并行性（自动发掘或利用新的程序设计语言给出抽象的描述），并将这些并行运算更合理地切分，以充分利用新体系结构的计算潜力。
传统的静态编译优化技术是无法满足上述要求的。
1.研究硬软件结合的串行程序动态分析和并行化方法及相应的软件工具，以便在新型片内并行处理芯片上有效地加速串行应用。
利用硬件的支持对程序进行更精确的分析，充分发掘程序中多层次并行性；由于计算被切分到不同的核上执行，同一程序的不同线程间的协同对程序的效率有决定性的影响，应当研究消息或通信流敏感的程序代价模型，有效地指导程序的并行优化。
2.研究新的程序设计模型及程序设计语言及与之配套的优化技术，包括发展高生产率、高性能的并行程序设计语言和编译技术。
以多核多线程体系结构上的典型应用作为问题的切入点，分割的全局地址空间模型或者OpenMP的某种扩展，可能将是我们对于编程语言的解决策略。
我们将建立实用、高效的编程模型，优化线程划分，使它们能在多个处理器核上协同工作，并达到负载平衡、吞吐率的最大化和最优化任务处理，同时为多线程结构的处理器生成优化的代码。
3.研究高效能、可适应性的运行时支持系统。
传统的串行程序并行化技术存在的一个主要问题是优化得到的并行程序对硬件或输入数据集合的变化适应性差，如程序的性能不能有效地根据参与运算的处理节点数目或拓扑结构的变化而合理地调整，特别是一些已预编译好的标准程序单元被不同的上下文以及硬件环境调用，其性能如何得到保证是一个有待研究的问题。
4.持续优化技术的研究。
传统的编译优化技术虽然已经开始利用反馈编译机制指导编译器根据应用程序的特定输入数据集进行有针对性地优化，但是这种优化的效果只对具有特定输入特征的输入数据集有效果，对于其他的输入集合反而可能产生负面效果。
本项目的软硬件结合的研究思路可以大大提高持续优化技术的可行性和实用性。
另一项很重要的研究工作体现在软硬件结合控制的存储体系模型及其优化方面：
并非所有的应用都包含足够的并行性，也并非所有应用的瓶颈都是计算，如SPECCPU2000这样的基准测试程序包的性能提升在很大程度上都是受限于访存的性能。
针对这类应用，我们需要建立程序访存行为模型，研究硬件辅助的编译/运行时局部性优化方法，探索通过投机多线程隐藏访存延迟的机制，以及由编译器显式管理的多级存储体系的原理和实现方法。
通过软件（编译器）和硬件全方位的协同设计，我们有望大幅提高CPU2000这类典型的串行应用在大规模并行处理芯片上的性能。
最后，在二进制翻译和动态优化技术与新体系结构的相互促进方面，将开展下列研究工作。
一方面，研究利用二进制翻译和动态优化技术对已有的二进制代码进行多线程优化，将单线程的应用翻译为多线程，并采用高效率的优化方法对多线程版本的程序进行优化，提高其适应性。
另一方面，研究利用多线程技术提高二进制翻译和动态优化系统本身的效率。
由于有足够的硬件资源可用，可以将二进制翻译和动态优化系统本身预备优化的程序放在不同的处理器核上执行，以提高芯片和系统的整体性能。
（三）低功耗体系结构、电路设计与功耗管理
如前所述，如果不加控制与管理，随着摩尔定律的进一步延续，芯片产生的功耗与封装及系统允许的功耗之间会产生巨大的缺口。
因此，需要通过应用算法、编译、操作系统、体系结构、IC设计、工艺技术等方面的共同努力，共同提高功耗管理效率。
通常把功耗的来源分为动态功耗和静态功耗。
前者主要跟电路工作时的翻转率有关，后者主要由漏电流引起，不管电路是否工作，都一直存在。
动态功耗跟供电电压和工作频率关系密切，而静态功耗与阈值电压关系很大。
随着线宽变窄及阈值电压的降低，静态功耗在总功耗中的比重正在不断增大。
因为不能很好地控制90纳米工艺条件下不断增大的漏电流，Intel就曾经多次推迟其90纳米芯片的开发计划。
可以采取多个不同层次的工作去降低功耗。
例如，通过设计新的算法，可以减少程序执行过程中运算操作的次数，以减少能量消耗；因为访问寄存器比访问存储器的功耗小，所以可以由编译优化减少访存次数来减少功耗；可以通过操作系统的帮助，关闭当前不用的功能或部件来减少功耗；可以采用并行体系结构降低对高频率的要求，从而降低功耗；可以重新设计总线的编码方式，减少同时跳变的信号个数，来降低功耗；可以通过对内存数据的压缩来减少片上内存（cache）容量，从而降低功耗；等等。
在逻辑和电路层次上的低功耗设计方法就更多了，如门控时钟、门控电源、双阈值电压、动态电压变换、半频率时钟、异步逻辑等等。
本项目将重点研究从系统层面降低功耗的算法、结构和设计方法，如动态自适应体系结构等，以及有低功耗特性的新型线路和结构设计，如自定时逻辑、低功耗互连线设计、低功耗动态电路设计等。
随着晶体管特征尺寸的大幅度缩小和相应芯片规模的扩大，片上互连线不仅在信号传输延迟上极大地影响了微处理器的性能，而且其能耗已经超过了晶体管电容充放电所消耗的能量。
美国斯坦福大学的WilliamJ.Dally教授指出，在片上10mm长度传输32位数据所消耗的能量与一次32位ALU操作、一次寄存器读操作和一次8KB存储器读操作所消耗的能量，在130nm和50nm工艺下，对应比例分别为20:
1:
10:
2和56:
1:
28:
5.6。
可以清楚地看到，互连线设计对于纳米级低功耗处理芯片设计是非常重要的。
处理芯片上的互连线包括系统级（全局）连接网络、片上存储器总线、寄存器堆总线、流水线数据旁路网络、时钟分布网络等。
本项目将重点研究下面三个问题。
1.高速-低功耗连线设计。
对于片上长距离连线，为了降低信号传输延迟，通常需要加入一定数量的缓冲器。
而从降低功耗的角度看，需要减少缓冲器的使用，因为缓冲器的引入也要产生功耗，特别是静态功耗。
所以，可以根据能量和延迟的乘积这一指标来确定缓冲器的使用量及其放置的位置。
从物理设计的角度看，使用缓冲器不利于高密度版图设计，特别是很宽的并行数据通信线路。
因此，我们需要从系统的角度来进一步分析和设计片上全局通信和长距离连线。
2.数据编码和解码。
最大限度地减少线路上的信号翻转次数同时简化编码和解码电路是我们的设计目标。
目前已有很多这方面的研究工作，如基于海明距离的求反编码。
这些工作都是针对单个处理器内部的地址和数据传输。
对于多核微处理器芯片和片上系统集成而言，传输的方式和内容都会有所不同。
我们将研究体系结构与数据编码和解码的关系，和芯片系统级通信线路的数据编码方法。
3.低电压数据传输及电路设计。
如同逻辑电路一样，降低电压能够显著降低连接线路上传输数据所消耗的能量。
其核心电路是信号发送端和接收端的电压转换和信号放大电路。
针对深亚微米（纳米级）电路，我们还将特别关注数据线路上的噪音和信号衰减问题及其解决方法。
动态电路广泛应用于高性能微处理器设计，如算术运算单元、存储器以及控制电路等，其主要优点是电路操作速度快,主要缺点是功耗大。
通常,动态电路比静态电路快50-100%,而功耗是静态电路的两倍。
所以，大幅度降低动态电路功耗对于设计高性能处理芯片是非常重要的。
与静态电路相比，稳定可靠性一直是动态电路设计必须考虑的问题，而且是与低功耗电路设计紧密联系在一起的。
本项目将重点研究下面四个问题：
1.电荷共享。
解决这一问题的办法是加入一个弱PMOS晶体管的保持电路。
电荷共享还会因为静态漏电问题而变得更加严重。
使用保持电路可以保证动态电路的稳定可靠地工作，但是并没有减少能量的损失。
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